[发明专利]一种基于FPGA的二维FFT加速器

权利要求书

1.一种基于FPGA的二维FFT加速器，其特征在于：包括MCU、图片缓存区、旋转因子缓存区、地址产生器、FFT计算器和结果缓存区；

MCU与外部存储器相连接，用于读取外部存储器的输入数据，并将FFT计算结果发送给外部存储器；

图片缓存区和旋转因子缓存区分别包含N个图片子缓存区和N个旋转因子子缓存区，用于缓存通过AXI4总线接口从MCU读取的图片和旋转因子数据；

地址产生器用于产生图片缓存区的读取地址，按照该地址读取图片缓存区中的数据送入FFT计算器；

FFT计算器采用FPGA实现，包含N个FFT计算子单元，每个计算子单元对应配置一个图片子缓存区和一个旋转因子子缓存区，每个计算子单元均用于完成复数乘法功能和四点FFT操作；

结果缓存区用于缓存FFT计算器处理后的计算结果，然后通过AXI4总线接口发送至MCU。

2.如权利要求1所述的一种基于FPGA的二维FFT加速器，其特征在于：所述图片缓存区和旋转因子缓存区由缓存控制器控制所有的sram的读写使能和地址操作，N个图片缓存区和N个旋转因子缓存区构成整个高并行的图片和旋转因子缓存区，数据以串行的方式写入缓存区，以并行的方式读出。

3.如权利要求1所述的一种基于FPGA的二维FFT加速器，其特征在于：所述地址产生器产生图片缓存区的读取地址，按照该地址以间隔N/4读取四个数据，并将四点FFT操作的结果按地址存入原先保存图片的初始地址。

4.如权利要求1所述的一种基于FPGA的二维FFT加速器，其特征在于：所述FFT计算器采用定点数计算器，待计算数据并行进入FFT计算器，依次进行一次复数乘法操作以及一次4点FFT计算，其中，一次复数计算包括四次乘法以及两次加减法操作；每一个FFT计算子单元配置两个DSP资源，利用两个时钟完成复数计算中的四个乘法操作，在第三个时钟完成两次加减法操作，然后利用地址产生器从图片缓存区获取每一级的N/4次四点FFT计算的数据。

5.如权利要求1所述的一种基于FPGA的二维FFT加速器，其特征在于：所述MCU与AXI4总线接口之间还设置直接存取控制器，数据的传输由该直接存取控制器提供数据流缓存，并将实部与虚部拼接成一个数据发送。

6.如权利要求1所述的一种基于FPGA的二维FFT加速器，其特征在于：还包括转置控制器，用于通过每个时钟控制不同数量的读写使能和读写地址，完成转置操作。

7.如权利要求6所述的一种基于FPGA的二维FFT加速器，其特征在于：所述转置控制器的工作方式是：完整的一次二维FFT需要进行2*log₄N次转置操作，分为两次log₄N级计算，每次计算从图片缓存区和旋转因子缓存区分别读出四个32位数据，对应相乘之后，进行四点FFT，然后按照顺序写入空白地址的图片缓存区；重复进行，得到按行计算的一维FFT结果，通过转置操作进行行列转换，在进行列方向的一维FFT运算，得到最终的二维FFT结果。

8.如权利要求6所述的一种基于FPGA的二维FFT加速器，其特征在于：还包括状态控制器，状态控制器控制整个二维FFT的流程，包括接收、缓存、四点FFT计算、转置、再缓存、发送结果以及等待接收。