[发明专利]改善形成UTS CIS中金属突出缺陷的方法及逻辑晶圆

说明书

本发明涉及改善形成UTS CIS中金属突出缺陷的方法，涉及半导体技术领域，包括：提供一半导体衬底，在所述半导体衬底上形成半导体器件，然后形成多层金属互连层，其中所述多层金属互连层通过通孔互相连接；以及在顶层金属互连层上通过多次成膜工艺形成钝化介质层，以减少顶层金属层形成的金属突出的个数，提高堆栈式CMOS图像传感器的性能，并提高堆栈式CMOS图像传感器的良率。

技术领域

本发明涉及半导体晶圆制造工艺，尤其涉及一种改善形成UTS CIS中金属突出缺陷的方法及逻辑晶圆。

背景技术

在半导体技术领域，堆栈式CMOS图像传感器(Ultra-Thin Stacked CMOS ImageSensor,UTS CIS)由逻辑晶圆与像素晶圆分开制造后键合而成，由于逻辑晶圆与像素晶圆分开制造，因此制造工艺灵活且成本低，另具有晶圆可用面积大及多功能晶圆可集成在一起的优点，受到青睐。堆栈式CIS通常是通过两块硅片，一块逻辑硅片，其主要功能为提供CIS的逻辑功能电路、时序电路、存储单元等；另一块像素硅片，其主要功能为提供CIS的像素单元、光电二极管等。

其中，在制备逻辑晶圆过程中，首先在衬底上形成半导体器件及金属互连层，然后在金属互连层上再生长一层钝化介质层(RV Nitride)，在形成金属互连层和钝化介质层的过程中，由于工艺原因会导致顶层金属互连层在朝向钝化介质层的方向形成金属突出(hillock defect)，在后段逻辑晶圆与像素晶圆键合做深孔刻蚀工艺(deep Via Etch)时，晶圆边缘地区可能会发生金属突出位置被刻蚀，导致钝化介质层被刻穿，使内部金属层(如铜Cu)裸露出来，造成金属扩散(如Cu diffusion)，而影响器件性能的问题。

发明内容

本发明的目的在于提供一种改善形成UTS CIS中金属突出缺陷的方法，以提高钝化介质层的膜质，减少顶层金属层形成的金属突出的个数，提高堆栈式CMOS图像传感器的性能，并提高堆栈式CMOS图像传感器的良率。

本发明提供的改善形成UTS CIS中金属突出缺陷的方法，包括：S1：提供一半导体衬底，在所述半导体衬底上形成半导体器件，然后形成多层金属互连层，其中所述多层金属互连层通过通孔互相连接；以及S2：在顶层金属互连层上通过多次成膜工艺形成钝化介质层。

更进一步的，通过3到4次成膜工艺形成所述钝化介质层。

更进一步的，通过3次成膜工艺形成所述钝化介质层。

更进一步的，所述多次成膜工艺形成的薄膜厚度相同。

更进一步的，所述多次成膜工艺形成的薄膜厚度的差异小于20％。

更进一步的，所述多次成膜工艺形成的薄膜厚度的差异小于5％。

更进一步的，所述多次成膜工艺形成的薄膜的材质相同。

更进一步的，所述多次成膜工艺形成的薄膜的材质不同。

更进一步的，所述多次成膜工艺为化学气相沉积工艺。

更进一步的，所述金属互连层为铜互连层。

更进一步的，所述铜互连层通过大马士革工艺形成。

本发明还提供一种逻辑晶圆，所述逻辑晶圆用于形成一堆栈式CMOS图像传感器，所述逻辑晶圆应用包括S1：提供一半导体衬底，在所述半导体衬底上形成半导体器件，然后形成多层金属互连层，其中所述多层金属互连层通过通孔互相连接；以及S2：在顶层金属互连层上通过多次成膜工艺形成钝化介质层的方法形成。

更进一步的，所述逻辑晶圆应用于55nm堆栈式CMOS图像传感器中。