[发明专利]MOS管多进制及十进制位权移位进位加法器

权利要求书

1.一种MOS管多进制及十进制位权移位进位加法器是由专201711119713.x“量化逻辑之多进制算术运算器赋意分形集成单元电路”组成，所述的移位进位加法器把两个专利申请201711119713.x“量化逻辑之多进制算术运算器赋意分形集成单元电路”权利要求3所述单元的逻辑运算管漏极并联组合，漏极连接组合端为数据输入端，所述的并联的两个逻辑运算管一个是直通控制管，一个是移位控制管，两个控制管的源极各接一个二极管，做为移位输出端，直通控制管连接的二极管输出连接到数据输出的n一端，则移位控制管连接的二极管便连接到数据输出的n+1或n-1一端；所述的直通控制管的栅极连接在一起，移位控制管的栅极连接到一起，并和进位驱动信息连接；两个逻辑管和二极管组成新的移位加1或减1运算单元。

2.根据权利要求1，把两个所述的新的移位加一运算单元并列，组成二进制移位加一运算进位加法器，把三个所述的新的移位加一运算单元并列，组成三进制移位加一运算进位加法器，把四个所述的新的移位加一运算单元并列，组成四进制移位加一运算进位加法器，把五个所述的新的移位加一运算单元并列，组成五进制移位加一运算进位加法器，把六个所述的新的移位加一运算单元并列，组成六进制移位加一运算进位加法器，把七个所述的新的移位加一运算单元并列，组成七进制移位加一运算进位加法器，把八个所述的新的移位加一运算单元并列，组成八进制移位加一运算进位加法器，把九个所述的新的移位加一运算单元并列，组成九进制移位加一运算进位加法器，把十个所述的新的移位加一运算单元并列，组成是进制移位加一运算进位加法器，把两N个所述的新的移位加一运算单元并列，组成二N进制移位加一运算进位加法器。

3.根据权利要求1和权利要求2，把两种权利要求2所述的N进制移位加一运算进位加法器，按两层连接的组合，实现多层移位进位加一运算的进位加法器。