[发明专利]用于锁相环的损坏的时钟检测电路

说明书

本申请公开了用于锁相环的损坏的时钟检测电路。选择电路(202)接收多个参考时钟。选择电路(202)由控制信号控制，以输出多个参考时钟中的一个。锁相环(204)耦合到选择电路(202)的输出，并使用所选择的参考时钟来对输出时钟进行锁相。包括多个参考时钟窗口检测器电路(210)。每个参考时钟窗口检测器电路(210)接收单独的参考时钟。每个参考时钟窗口检测器电路(210)响应于提早参考时钟边沿误差而断言误差信号，其中参考时钟窗口检测器电路(210)在提早时间窗口期满之前检测参考时钟边沿。此外，每个参考时钟窗口检测器电路(210)响应于推迟参考时钟边沿误差而断言误差信号，其中参考时钟窗口检测器电路(210)在推迟时间窗口期满之后检测参考时钟边沿。

相关申请

本申请要求2018年3月9日提交的美国临时申请第62/640,603号的优先权，其通过引用并入于此。

背景技术

锁相环(PLL)是生成输出时钟的电路，该输出时钟被锁相到输入参考时钟。PLL用于各种目的，包括例如通信系统、计算机等。PLL可以是数字PLLS(DPLL)或模拟PLL(APLL)。

发明内容

在至少一个示例中，一种电路包括选择电路，其经耦合以接收多个参考时钟。选择电路由控制信号控制，以输出多个参考时钟中的一个。锁相环耦合到选择电路的输出，并且使用来自选择电路的输出参考时钟来对由锁相环生成的输出时钟进行锁相。包括多个参考时钟窗口检测器电路。每个参考时钟窗口检测器电路经耦合以接收多个参考时钟中的单独一个。每个参考时钟窗口检测器电路响应于提早(early)参考时钟边沿误差而断言误差信号，其中参考时钟窗口检测器电路在提早时间窗口期满之前检测参考时钟边沿。此外，每个参考时钟窗口检测器电路响应于推迟(late)参考时钟边沿误差来断言误差信号，其中参考时钟窗口检测器电路在推迟时间窗口期满之后检测参考时钟边沿。

在另一个示例中，一种方法包括检测与在第一计数器期满之前出现的参考时钟的第一边沿对应的第一误差条件，检测与在第二计数器期满之后出现的参考时钟的第二边沿对应的第二误差条件，响应于检测到第一误差条件而断言误差信号，以及响应于检测到第二误差条件而断言误差信号。

附图说明

对于各种示例的详细描述，现在将参考附图，其中：

图1是说明推迟参考时钟的时序图。

图2示出了实施提早时间窗口和推迟时间窗口以检测提早参考时钟边沿或推迟参考时钟边沿的电路的示意图。

图3示出了图2的示意图中可用的参考时钟窗口检测器的示例实施方式。

图4是说明在出现提早时钟时电路的操作的时序图。

图5是说明在出现推迟时钟时电路的操作的时序图。

图6说明了由图3的参考时钟窗口检测器实施的提早时间窗口和推迟时间窗口。

具体实施方式

如上所述，PLL将输出时钟锁相到参考时钟。参考时钟应具有恒定频率，并且因此具有恒定周期。然而，周期可能能够从参考时钟的循环到循环而变化。抖动或其他影响可能导致参考时钟的周期的变化。PLL应尽可能快地检测损坏的参考时钟，以消除PLL的输出时钟上的相位扰动。

一些PLL包括缺失时钟检测能力，如图1所说明的。图1说明了理想参考时钟50和损坏的参考时钟60的几个循环。理想参考时钟50具有在相对固定的时间周期出现的上升沿。也就是说，理想参考时钟50的每个循环的时间周期(T1)不变化，或者至少变化很小而不会在使用理想参考时钟的PLL中引起性能问题。如图所示，损坏的参考时钟60的前两个循环具有恒定的周期T2。然而，损坏的参考时钟60的脉冲65具有上升沿，该上升沿基本上比它应该所在的(如虚线68所表示的)位置延迟。