[发明专利]测试系统

说明书

一种测试系统，包含：存储器测试电路、存储器、输入逻辑电路、旁通电路、输出逻辑电路及暂存器。暂存器运行为存储器测试电路及输出逻辑电路的管线暂存器。于第一测试模式，由存储器测试电路传送第一测试信号至存储器，以由存储器输出存储器输出测试信号至暂存器后进一步传送至存储器测试电路或输出逻辑电路进行测试。

技术领域

本发明涉及一种测试技术，且特别涉及一种测试系统。

背景技术

传统上，在测试内嵌式静态随机存取存储器(embedded static random accessmemory；eSRAM)时，会进行两种测试。一种是使用存储器测试电路对存储器进行测试；另一种是对电路进行电路功能的测试，以由一输入逻辑电路对存储器输出后的输出逻辑电路进行测试，又称扫描测试(scan test)。然而，为了进行上述的测试，以及输出逻辑电路功能的运行正常，常常需要设置多个暂存器(register)，以解决存储器在时序上的延迟可能造成的数据错误。这样的设置方式，往往提高测试电路的硬件成本。

因此，如何设计一个新的测试系统，以解决上述的缺失，乃为此一业界亟待解决的问题。

发明内容

发明内容旨在提供本公开内容的简化摘要，以使阅读者对本公开内容具备基本的理解。此发明内容并非本公开内容的完整概述，且其用意并非在指出本发明实施例的重要/关键元件或界定本发明的范围。

本发明内容的一目的在于提供一种测试系统，借此改善现有技术的问题。

为达上述目的，本发明内容的一技术方案涉及一种测试系统，包含：存储器测试电路、存储器、输入逻辑电路、旁通电路、输出逻辑电路以及暂存器。存储器电性耦接于存储器测试电路。输入逻辑电路电性耦接于存储器。旁通电路选择性地与存储器测试电路或输入逻辑电路其中之一电性耦接。暂存器包含输入端以及输出端，输入端选择性地与存储器或旁通电路其中之一电性耦接，输出端电性耦接于存储器测试电路以及输出逻辑电路，暂存器运行为存储器测试电路以及输出逻辑电路的管线暂存器(pipeline register，流水线暂存器)。其中于第一测试模式时，由存储器测试电路传送第一测试信号至存储器，以由存储器输出存储器输出测试信号至暂存器进行暂存后进一步传送至存储器测试电路，以根据第一传送结果进行测试。

本发明的测试系统可通过暂存器的设置，提供输出逻辑电路、存储器测试电路以及旁通电路一个暂存的机制，可大幅减少硬件的成本。进一步地，通过暂存器所形成的共通路径，测试系统得以对存储器测试电路、输出逻辑电路以及旁通电路之间的所有可能路径均进行测试，更可达到提高测试涵盖率。

附图说明

为让本发明的上述和其他目的、特征、优点与实施例能更明显易懂，附图的说明如下：

图1为本发明一实施例中，一种测试系统的方框图；

图2为本发明一实施例中，图1的测试系统运行于第一测试模式下的方框图；

图3为本发明一实施例中，图1的测试系统运行于第二测试模式或第三测试模式下的方框图；以及

图4为本发明一实施例中，一种扫描链的示意图。

符号说明

1：测试系统 100：存储器测试电路

102：存储器 104：输入逻辑电路

105：比较器 106：旁通电路

108：输出逻辑电路 110：暂存器

112：多工器 114：多工器