[发明专利]一种基于视频图形阵列VGA时序标准的图像数据生成器

说明书

本申请实施例提供一种基于视频图形阵列VGA时序标准的图像数据生成器，用于图像处理相关的FPGA设计和验证。该图像数据生成器，包括：时序信号生成模块，用于生成行同步信号、列同步信号及显示时序段指示信号，其中，所述显示时序段指示信号用于表征所述行同步信号和所述列同步信号是否位于一帧图像的显示时序段；图像生成模块，与所述时序信号生成模块连接，用于在所述显示时序段指示信号为高电平时，输出图像数据。

技术领域

本申请属于现场可编程门阵列FPGA技术领域，尤其涉及一种基于视频图形阵列VGA时序标准的图像数据生成器。

背景技术

现在，很多基于现场可编程门阵列(Field-Programmable Gate Array，FPGA)设计的模块，尤其是图像处理相关的模块，例如，基于FPGA实现的用于计算两幅图像的视差范围的模块，或基于FPGA实现的用于计算像素点之间海明距的模块，或基于FPGA实现的用于将彩色图像转化成灰度图像的模块。在FPGA模块设计完成时，需要对所设计的模块进行验证。

在验证时，往往需要向基于FPGA设计的模块输入时钟，控制信号及图像信号，其中，控制信号往往指视频图形阵列(Video Graphics Array，VGA)标准信号中包括的列同步信号(Horizontal Synchronous，HS)、行同步信号(Vertical Synchronous，VS)等。而基于现有的VGA图像数据发生器，时序信号输出与图像数据输出往往是相互独立的，也就是说在非显示时序段也会输出图像数据，从而造成图像数据的丢失。

而目前，现有技术中尚且没有提出较好地用于生成VGA图像数据的图像数据生成器。

发明内容

本申请实施例提供一种基于视频图形阵列VGA时序标准的图像数据生成器，用于提高图像数据输出的精度，以辅助FPGA设计和验证。

本申请实施例提供一种基于视频图形阵列VGA时序标准的图像数据生成器。该图像数据生成器，包括：时序信号生成模块，用于生成行同步信号、列同步信号及显示时序段指示信号，其中，所述显示时序段指示信号用于表征所述行同步信号和所述列同步信号是否位于显示时序段；图像生成模块，与所述时序信号生成模块连接，用于在所述显示时序段指示信号为高电平时，输出图像数据。

在本申请实施例中，图像生成模块在显示时序段指示信号为高电平时，输出图像数据。也就是说图像生成模块在显示时序段才输出图像数据，以免将数据输出到显示时序段外，而造成数据丢失。因此，通过本申请的实施方式，能够提高图像数据输出的精度。

在一个可能的设计中，所述时序信号生成模块包括：第一计数器，用于累计每一帧图像的每一行的像素点数；第二计数器，用于累计每一帧图像的行数；时序信号输出模块，用于在所述每一行的像素点数大于第一预设像素点数且小于第二预设像素点数，以及所述行数大于第一预设行数且小于第二预设行数时，输出高电平的显示时序段指示信号。

在本申请实施例中，第一计数器和第二计数器是通用计数器，也就是说第一计数器和第二计数器并不是专门用于记录每一帧图像的每一行的像素点个数是否在预设像素点数范围，或每一帧图像的行数是否在预设行数范围，而是用于记录每一帧图像的每一行的像素点数和每一帧图像的行数，该记录的每一行的像素点数和每一帧图像的行数可以被整个设计公用，降低了设计复杂度，同时提高了输出信号的准确度。

在一个可能的设计中，所述时序信号输出模块还用于：

在所述每一行的像素点数大于第三预设像素点数时，输出高电平的列同步信号；或在所述行数大于第三预设行数时，输出高电平的行同步信号。

在本申请实施例中，还可以利用第一计数器的计数值生成列同步信号，利用第二计数器的计数值生成行同步信号，而无需额外再设置专用计数器，从而能够降低逻辑的复杂度。