[发明专利]一种测试存储器数据处理效率的方法及装置

说明书

本申请提供了一种测试存储器数据处理效率的方法及装置，用于提高存储器数据处理效率测试的效率。该方法包括：向存储器写入第一数据，并在开始写入所述第一数据时计时，所述第一数据为当前待写入的数据；接收所述存储器发送的写数据反馈，并在接收到所述写数据反馈时获得第一时长；其中，所述写数据反馈用于表示所述第一数据已全部写入所述存储器中，所述第一时长用于表示将所述第一数据全部写入所述存储器所需的时间；根据所述第一时长和理论写数据时长，获得所述存储器的写数据效率；其中，所述理论写数据时长是指所述测试装置向所述存储器写入所述第一数据理论上所需的时长。

技术领域

本申请涉及计算机技术领域，尤其涉及一种测试存储器数据处理效率的方法及装置。

背景技术

双倍速率同步（Double Data Rate，DDR）存储器，是一种高速、动态随机访问的存储器。DDR存储器在时钟脉冲的上升和下降沿均可读取数据，数据传输速率是时钟频率的两倍。在现场可编程门阵列（Field Programmable Gate Array，FPGA）设计当中，很多时候需要将数据存入到FPGA芯片外的DDR存储器中。每个FPGA设计对数据的传输速率是有要求的，因此，DDR存储器的数据处理效率是影响FPGA整体数据传输速率的关键因素之一。因此，在设计FPGA过程中，需要测试DDR存储器的数据处理效率。DDR存储器的数据处理效率包括DDR存储器的只写效率、只读效率和读写混合效率中一种或几种。

目前，测试DDR存储器读写效率的方法一般需要借助测试装置，测试的流程大致为：测试装置DDR存储器写入数据，直到DDR存储器写满时，获得写过程所需的时长，根据写过程所需时长，计算出存储器的只写效率。在DDR存储器写满之后，测试装置从DDR存储器读取数据，直到DDR存储器中的数据被读完，获得读过程所需的时长，根据读过程所需时长，计算出存储器的只读效率。根据读过程所需的时长和写过程所需的时长，可以获得读写过程所需的时长，进而计算出DDR读写混合效率。

现有的测试方法需要将DDR存储器写满才能获得写过程所需的时长，可见，写过程测试所耗费的时间较长，导致测试存储器数据处理效率较低。

发明内容

本申请提供一种测试存储器数据处理效率的方法及装置，用于提高存储器数据处理效率测试的效率。

第一方面，提供一种测试存储器数据处理效率的方法，应用于测试装置中，所述方法包括：

向存储器写入第一数据，并在开始写入所述第一数据时计时，所述第一数据为当前待写入的数据；

接收所述存储器发送的写数据反馈，并在接收到所述写数据反馈时获得第一时长；其中，所述写数据反馈用于表示所述第一数据已全部写入所述存储器中，所述第一时长用于表示将所述第一数据全部写入所述存储器所需的时间；

根据所述第一时长和理论写数据时长，获得所述存储器的写数据效率；其中，所述理论写数据时长是指所述测试装置向所述存储器写入所述第一数据理论上所需的时长。

在上述方案中，测试装置在将第一数据写入存储器之前，可以直接根据存储器发送的写数据反馈，确定存储器是不是已经接收到第一数据。也就是说，在本方案中，无论测试装置向存储器写入的第一数据的大小，测试装置都可以根据存储器的反馈来确定是否写完，相对于现有技术将存储器写满的方式，本方案能够提高存储器数据处理效率测试的效率，且，相对现有技术的方式，本方案测试的灵活性更强。

在一种可能的设计中，向存储器写入第一数据，并在开始写入第一数据时计时，包括：

接收写数据信号，向存储器发送写数据指令；其中，所述写数据信号用于指示所述测试装置开始测试所述存储器的数据处理效率，所述写数据指令包括第一数据的大小；

接收所述存储器发送的写数据就绪信号，并在接收到所述写数据就绪信号时开始计时，所述写数据就绪信号用于表示所述存储器当前已经准备好接收数据。