[发明专利]半导体器件

说明书

本发明的各个实施例涉及一种半导体器件。公开了一种半导体器件及其生产方法。该半导体器件包括半导体本体、和集成在该半导体本体中的至少一个器件单元(10subgt;1/subgt;、10subgt;2/subgt;)。该至少一个器件单元包括：漂移区域(11)、源极区域(12)和布置在源极区域(12)与漂移区域(11)之间的本体区域(13)；二极管区域(30)和在二极管区域(30)与漂移区域(11)之间的pn结；沟槽，具有第一侧壁(110subgt;1/subgt;)、与第一侧壁相对的第二侧壁(110subgt;2/subgt;)、和底部(110subgt;3/subgt;)；其中本体区域(13)与第一侧壁(110subgt;1/subgt;)邻接，二极管区域(30)与第二侧壁(110subgt;2/subgt;)邻接，并且pn结与沟槽的底部(110subgt;3/subgt;)邻接；栅极电极(21)，布置在沟槽中，并且通过栅极电介质(22)与本体区域(13)、二极管区域(30)和漂移区域(11)介电绝缘；其中二极管区域(30)包括布置在沟槽的底部(110subgt;3/subgt;)下方的下二极管区域；并且其中下二极管区域包括与沟槽的底部(110subgt;3/subgt;)远离的掺杂浓度最大值。

分案申请说明

本申请是申请日为2015年05月22日、申请号为201510267326.5的发明专利申请(名称为“半导体器件”)的分案申请。

技术领域

本发明的实施例涉及一种半导体器件，具体涉及一种包括垂直晶体管器件和与该晶体管器件并联连接的二极管的半导体器件。

背景技术

功率晶体管是具有高达几百伏特的电压阻断能力并且具有高额定电流的晶体管，可以实施为垂直MOS沟槽晶体管。在这种情况下，晶体管的栅极电极可以布置在，在半导体本体的竖直方向上延伸的沟槽中。栅极电极与晶体管的源极、本体和漂移区域介电绝缘，并且在半导体本体的横向方向上与本体区域相邻。漏极区域通常与漂移区域邻接，并且源极电极连接至源极区域。

在许多应用中，理想的是使二极管并联连接至晶体管的负载路径(漏极-源极路径)。为此，可以使用晶体管的集成的本体二极管(body diode)。本体二极管由在本体区域与漂移区域之间的pn结形成。为了将本体二极管并联连接至晶体管的负载路径，可以简单地将本体区域电连接至源极电极。然而，本体二极管可以具有比在一些应用中所需的额定电流更低的额定电流。

功率晶体管可以利用诸如硅(Si)或者碳化硅(SiC)等常规半导体材料实施。由于SiC的特定性质，与使用Si相比，使用SiC能够实施具有更高电压阻断能力(在给定导通电阻下)的功率晶体管。然而，高阻断电压在半导体本体中引起高电场，特别是在本体区域与漂移区域之间的pn结处。通常，接近该pn结地布置有栅极电极的部分和栅极电介质的部分。当栅极电介质的介电强度无法满足晶体管器件的所需电压阻断能力时，可能发生问题。在这种情况下，栅极电介质可能提早击穿。

需要提供一种具有晶体管器件和二极管的半导体器件，其中晶体管的栅极电极免受高电场的影响，并且其中二极管具有高的额定电流和低的损耗。

发明内容

一个实施例涉及一种半导体器件。该半导体器件包括半导体本体和集成在该半导体本体中的至少一个器件单元。该至少一个器件单元包括：漂移区域、源极区域、和布置在源极区域与漂移区域之间的本体区域、二极管区域、和在二极管区域与漂移区域之间的pn结。该至少一个器件单元进一步包括沟槽，该沟槽具有第一侧壁、与第一侧壁相对的第二侧壁、和底部，其中本体区域与第一侧壁邻接，二极管区域与第二侧壁邻接，并且pn结与沟槽的底部邻接。该至少一个器件单元的栅极电极布置在沟槽中，并且通过栅极电介质与本体区域、二极管区域和漂移区域介电绝缘。二极管区域包括布置在沟槽的底部下方的下二极管区域，该下二极管区域包括与沟槽的底部远离的掺杂浓度最大值。