[发明专利]一种巨介电、低损耗CCTO基陶瓷材料的制备方法

说明书

本发明公开了一种巨介电、低损耗CCTO基陶瓷材料的制备方法，其包括如下步骤：将前驱物原料溶解于溶剂中，得到前驱物溶胶；将所述前驱物溶胶静置干燥后，得到干凝胶；将所述干凝胶研磨成细粉后，再烘干研磨，得到CCTO基陶瓷材料的前驱物；将所述CCTO基陶瓷材料的前驱物置于铜坩埚中，进行激光辐照后，除去溶剂，得到CCTO基陶瓷粉末；将所述CCTO基陶瓷粉末压实成型，进行激光烧结，得到所述巨介电、低损耗CCTO基陶瓷材料。与现有技术相比，本发明具有如下的有益效果：此法制备的陶瓷材料的介电常数可达10⁴以上，该制备方法成本低廉、快速高效，适合CCTO巨介电材料在高密度存储器件中的大范围应用。

技术领域

本发明属于介电陶瓷材料研究与技术开发领域，具体涉及一种巨介电、低损耗CCTO基陶瓷材料的制备方法。

背景技术

CCTO是一种巨介电常数陶瓷材料，在很宽的频率范围和温度范围内，介电常数可达到10⁵以上，随着电子通讯行业以及新能源行业的快速发展，CCTO的巨介电性能的研究和开发越来越受到人们的关注，尤其是在高密度存储器件中，有着广泛的应用前景。CCTO属于ABO₃型化合物，其中A位为Ca、Cu，B位为Ti，具有类钙钛矿结构。自2000年由Subramanian等人报道提出后[M.A.Subramanian,D.Li,N.Duan,B.A.Reisner,A.Sleight,Highdielectric constant in ACaCu₃Ti₄O₁₂and A CaCu₃Ti₄O₁₂phase.J.Solid State Chem.151(2),323-325(2000)]，引起了研究者们的巨大兴趣，CCTO从室温至600K其介电常数几乎保持不变，且在频率范围100Hz-1000MHz具有较高的介电常数值，CCTO陶瓷具有很多优良的特性，但是CCTO材料的介电常数在保持较高的同时，其介电损耗也很高，尤其是在低频阶段，长期以来，CCTO的低频介电损耗过高一直是人们倾力解决的问题，同时其巨介电性能也与合成原料和工艺制备过程有着密切的关系，这些问题严重阻碍了CCTO材料在电子元器件领域的应用，目前，针对CCTO陶瓷的介电性能的机理解释很多，其中得到广泛认可的是由Sinclair等人[Sinclair D C,Adams T B,Morrison F D,et al.CaCu₃Ti₄O₁₂:One-stepinternal barrier layer capacitor.Applied Physics Letters,2002,80(12):2153-2155]提出的内部阻挡层电容器模型(IBLC)，该模型认为CCTO陶瓷超高的介电常数是由其内部存在的晶粒的半导化和晶界的绝缘性共同作用的结果，其中晶界的绝缘性与陶瓷的介电损耗有着直接的联系，因此，降低晶界的电导率即提高晶界的绝缘性可以有效降低介电损耗，目前，对CCTO的改性研究大部分集中在提高晶粒的半导性和提高晶界的绝缘性这两个方面，主要通过掺杂改性的方式，对CCTO进行A位掺杂或B位掺杂，A位掺杂离子一般为3价阳离子，如La³⁺、Bi³⁺、Nd³⁺等，这类掺杂取代A位上的Ca²⁺，在Ca²⁺位产生阳离子空位。B位掺杂离子一般为离子价为5价或6价的阳离子，如Nb⁵⁺、Ta⁵⁺、Sb⁵⁺、W⁶⁺等，则取代B位的Ti⁴⁺，在Ti⁴⁺位产生氧空位。但这些掺杂研究并没有达到改善CCTO材料的整体性能的目的，通常是在降低介电损耗的同时也降低了介电常数，或者在提高介电性能的同时，带来了更多工艺过程的复杂性问题。CCTO的制备方法很多，包括固相反应法、溶胶-凝胶法、共沉淀法、机械混合法等，这些合成方法大多需要长时间的高温煅烧和高温烧结过程，且烧结时长与目标样品的性能关系密切。

发明内容