[发明专利]具有非对称镜像布局模拟单元的集成电路

说明书

本发明实施例涉及具有非对称镜像布局模拟单元的集成电路。根据本发明的一些实施例，在第一集成电路列中，第一单元有源区域顶部边缘与第一阻障线分隔开第一分隔距离，第一单元有源区域底部边缘与第二阻障线分隔开第二分隔距离，第二单元有源区域顶部边缘与第三阻障线分隔开所述第二分隔距离，且第二有源区域底部边缘与第四阻障线分隔开所述第一分隔距离。在第二列中，第三单元有源区域顶部边缘与第五阻障线分隔开所述第一距离，且第三单元有源区域底部边缘与第六阻障线分隔开第三距离。所述第一分隔距离和所述第三分隔距离不同于所述第二分隔距离。所述第一阻障线与所述第五阻障线对准。

技术领域

本发明实施例涉及具有非对称镜像布局模拟单元的集成电路。

背景技术

集成电路含有一或多个半导体装置。集成电路由称作布局图的平面图表示，所述图含有关于定位于其中的半导体装置的元件的大小、位置和定向的信息。集成电路是使用单元或功能元件的群组(其执行半导体装置的低层级功能)来制造。单元为根据半导体装置的所要设计和所要制造规划的标准或常规单元，所述制造规划平衡衬底上的半导体装置大小与同设计和制造集成电路相关联的成本。

单元根据单元的大小、功能或其它方面组织成库。库中的标准单元是模拟或数字。标准单元具有与库的其它单元相同的至少一个尺寸，例如单元的标准长度。库的标准单元促进半导体装置的布局并通过使用预特征化标准单元(具有已知性能特性和在集成电路的衬底上的规则单元位置)减小设计集成电路的复杂性。具有常规单元或非标准单元与标准单元的半导体装置的布局也比仅具有标准单元的半导体装置的布局更复杂。半导体装置设计的减小的复杂性是所需结果。

具有不同于标准单元尺寸的尺寸的常规单元或非标准单元由于制造误差而具有缺陷或与集成电路中的所要电气性能参数有偏差的增大的风险。结构缺陷和/或偏离集成电路的性能参数增大所述集成电路的制造成本，且导致过早装置故障、升高的功率消耗或不规则装置性能。减小的制造缺陷层级是集成电路制造工艺的所需结果。

发明内容

本发明的实施例涉及一种集成电路，其包括：

第一单元，其在第一列中，所述第一单元具有在第一方向上的第一长度、在第一单元顶部末端处的第一阻障线、在第一单元底部末端处的第二阻障线、在所述第一阻障线与所述第二阻障线之间的第一单元有源区域、在所述第一单元有源区域的顶部边缘与所述第一阻障线之间的第一分隔距离，和在所述第一单元有源区域的底部边缘与所述第二阻障线之间的第二分隔距离；

第二单元，其在所述第一列中，所述第二单元具有在所述第一方向上的所述第一长度、在第二单元顶部末端处的第三阻障线、在第二单元底部末端处的第四阻障线，和在所述第三阻障线与所述第四阻障线之间的第二单元有源区域、在所述第二单元有源区域的顶部边缘与所述第三阻障线之间的所述第二分隔距离，和在所述第二单元有源区域的底部边缘与所述第四阻障线之间的所述第一分隔距离；

第三单元，其在不同于所述第一列的第二列中，其中所述第三单元具有：在所述第一方向上的第二长度，所述第二长度不同于所述第一长度；在第三单元顶部末端处的第五阻障线；在第三单元底部末端处的第六阻障线；和在所述第五阻障线与所述第六阻障线之间的第三单元有源区域；在所述第三单元有源区域的顶部边缘与所述第五阻障线之间的所述第一分隔距离；和在所述第三单元有源区域的底部边缘与所述第六阻障线之间的第三分隔距离，其中

所述第一分隔距离和所述第三分隔距离不同于所述第二分隔距离，

所述第一阻障线在所述第一方向上与所述第五阻障线对准，且

所述第四阻障线在所述第一方向上与所述第六阻障线对准。

本发明的实施例涉及一种制造集成电路的方法，其包括：

将材料层沉积到衬底上；

将第一图案从第一图案化模板转印到所述材料层的顶部表面；和