[发明专利]PCI-EXPRESS中的预编码机制

说明书

在实施例中，一种用于串行通信的设备包括收发器，收发器通过串行通信链路接收来自下行链路接收器的预编码请求并且通过所述串行通信链路向所述下行链路接收器发射数据位。在实施例中，所述设备还包括预编码器，所述预编码器耦合至所述收发器以用于：从耦合的加扰器接收要发射的数据位的子集的加扰数据位；以及响应于来自所述下行链路接收器的所述请求，对所述加扰数据位进行预编码，并将预编码的加扰数据位输出至所述收发器，以用于连同其它未加扰数据位一起通过所述串行通信链路发射至所述下行链路接收器。

相关申请的交叉引用

本申请要求2018年4月16日提交的标题为“PRECODING MECHANISMS FOR DEVICESCOUPLED BY A COMPUTER BUS”的美国临时专利申请No.62/658,218的优先权，由此出于所有目的通过引用的方式将该美国临时专利申请的全部公开内容整体并入本文，其中与本说明书不一致的部分(如果有的话)除外。

技术领域

本发明涉及计算领域，并且具体而言，涉及对要(例如)通过外围部件接口-高速(PCIe)链路发射至串行接口上的接收器的数据位进行预编码。

背景技术

随着数据率的提高，串行通信链路持续地推动着电路设置的发展。在利用具有较大值的判决反馈均衡器(DFE)设置的接收器中，某些数据模式(例如，交替的1和0)易受到单个位翻转上的错误传播的影响，这种情况并不少见。如果在这种序列的传输期间确实发生了单个位翻转，那么其将表现为连续错误猝发，并且因循环冗余码(CRC)混叠而导致潜在的数据崩坏。

附图说明

图1是根据各种实施例的通过示例性串行通信链路连接的示例性发射器和示例性接收器的方框图。

图2示出了根据各种实施例的从发射器通过示例性串行通信链路发送至接收器并且在示例性接收器中处理的示例性数据位。

图3是根据各种实施例的示例性上游部件和示例性下游部件连同其间的两个重定时器(它们全部通过个体PCIe链路连接)的方框图。

图4示出了根据各种实施例的经修改的PCIe数据流末尾(EDS)令牌。

图5示出了根据各种实施例的用于接收来自下行链路接收器的预编码请求以及响应于所述请求对加扰数据位进行预编码的过程的操作流的概览。

图6示出了根据各种实施例的用于对DFE设置进行分析并通过PCIe链路向上行链路发射器发送预编码请求的过程的操作流的概览。

图7示出了根据各种实施例的适于实践本公开的计算机装置的方框图。

具体实施方式

在实施例中，一种用于串行通信的设备包括收发器，收发器通过串行通信链路接收来自下行链路接收器的预编码请求并且还通过串行通信链路向下行链路接收器发射数据位。在实施例中，设备还包括耦合至收发器的预编码器，预编码器接收要从所耦合的加扰器发射的数据位的子集的加扰数据位，并且响应于来自下行链路接收器的请求而对加扰数据位进行预编码。在实施例中，预编码的加扰数据位被输出至收发器，以便连同未加扰的其它数据位一起通过串行通信链路发射至下行链路接收器。

在实施例中，用于计算的电路卡包括通过PCIe链路接收来自电路卡外部的下行链路接收器的预编码请求的收发器、以及对将经由PCIe链路发射至下行链路接收器的多个数据位的子集进行加扰的加扰器。在实施例中，收发器响应于来自下行链路接收器的请求而进一步对加扰数据位进行预编码，并将预编码的加扰数据位连同未加扰的数据位一起发射至下行链路接收器。