[发明专利]一种四模前向纠错码处理器

权利要求书

1.一种四模前向纠错码处理器，其特征在于，包括控制子系统、运算执行单元阵列和全局内存子系统；

控制子系统，用于控制所述运算执行单元阵列进行解码运算，控制所述全局内存子系统进行数据存取；

运算执行单元阵列包括多个LDPC/Turbo/CC三模融合运算执行单元和多个Polar运算执行单元；所述LDPC/Turbo/CC三模融合运算执行单元用于执行LDPC码、Turbo码和卷积码的解码运算，所述Polar运算执行单元用于执行Polar码的解码运算；

全局内存子系统，用于对Polar码、LDPC码、Turbo码和卷积码的运算数据进行并行存取；

其中，所述四模前向纠错码处理器采用单指令多数据流架构，利用并行窗和滑动窗对解码运算基本单元进行分割和并行处理；

其中，所述全局内存子系统还包括：

内存阵列，用于存储解码输入和解码运算结果，所述解码运算结果包括解码中间结果和解码最终结果；

读置换网络，连接内存阵列的输出端与运算执行单元阵列的输入端，用于将内存阵列的输出数据重排列为解码运算所需的顺序；

写置换网络，连接运算执行单元阵列的输出端和内存阵列的输入端，用于将解码运算结果重排列为无冲突并行写回所需的顺序，同时将重排序的结果返回到读置换网络的输入端；

其中，所述读置换网络和所述写置换网络均为三维置换网络，包括：

组内置换网络，用于内存数据的组内重排序；

跨组置换网络，用于内存数据的跨组重排序；

循环移位置换网络，用于将多组内存数据按顺序首尾拼接后进行循环位移。

2.根据权利要求1所述的四模前向纠错码处理器，其特征在于，所述运算执行单元阵列包括P1个LDPC/Turbo/CC三模融合运算执行单元和P2个Polar运算执行单元；其中，P1为正整数，P2为2的非负整数次幂。

3.根据权利要求1所述的四模前向纠错码处理器，其特征在于，每个所述LDPC/Turbo/CC三模融合运算执行单元包括高速前后向并行双迭代数据通路、通用算数逻辑模块、第一查找表；所述第一查找表连接所述通用算数逻辑模块，所述通用算数逻辑模块连接所述高速前后向并行双迭代数据通路；

所述第一查找表，用于储存高速前后向并行双迭代数据通路和通用算数逻辑模块之间进行数据交换时所需的数据重排序信息

所述通用算数逻辑模块，用于根据编程短接高速数据通路模块中的对应电路，实现运算算法变换；

所述高速前后向并行双迭代数据通路，用于执行LDPC码、Turbo码和卷积码的解码运算；所述高速前后向并行双迭代数据通路包括前/后向分支度量值计算模块、前/后向迭代中间结果计算模块和LLR更新模块；所述前/后向分支度量值计算模块用于前/后向分支度量值计算，所述前/后向迭代中间结果计算模块用于前/后向迭代中间结果计算，所述LLR更新模块用于LLR更新计算。

4.根据权利要求3所述的四模前向纠错码处理器，其特征在于，每个所述LDPC/Turbo/CC三模融合运算执行单元还包括输入缓存区、前向缓存区、后向缓存区和内部缓存区；所述输入缓存区、前向缓存区、后向缓存区和内部缓存区连接所述高速前后向并行双迭代数据通路；

所述输入缓存区，用于存取LDPC/Turbo/CC三模融合运算执行单元的输入数据；

所述前向缓存区，用于存取和传递前向迭代运算结果；

所述后向缓存区，用于存取和传递后向迭代运算结果；

所述内部缓存区，用于存取LDPC码解码所需的外部信息，以及卷积码的回溯信息。

5.根据权利要求1所述的四模前向纠错码处理器，其特征在于，每个所述Polar运算执行单元包括f函数运算模块、判决模块、算数逻辑模块和饱和模块；

所述f函数运算模块，用于执行f函数运算；

所述判决模块，用于计算解码运算的最终结果；

所述算数逻辑模块，串接在所述f函数运算模块和所述判决模块之间，用于完成解码运算所需要的其他逻辑运算，所述其他逻辑运算包括加、位移、比较、选择、取负；

所述饱和模块，用于将最终结果恢复至存储位宽。