[发明专利]一种查表数字电路及其处理方法

说明书

本发明公开了一种查表数字电路及其处理方法，其中查表数字电路由一个除法器、两个乘法器、一个加法器和寄存器构成，已知三点以上的坐标并分解拉朗日二阶插值公式，并按时序分阶段复用除法器、乘法器及加法器，并将各阶段运算结果通过寄存器暂存、用于后阶段的运算中，继而拟合曲线L（t）。应用本发明该查表数字电路，由于采用分时复用的设计优化了电路结构，将除法器和乘法器通过寄存器巧妙结合、多重复用，使得电路简化至仅一个除法器，大幅减小了数字电路的总面积占幅，有利于在低速查表数字电路中广泛应用。

技术领域

本发明涉及数字电路设计，尤其涉及一种用于朗格朗日二阶插值的数字电路实现，属于查表相关的数字电路领域。

背景技术

在查表电路中，拉格朗日二阶插值被应用广泛，相比于一阶线性插值，它的精度更高，拟合曲线更加精确，所以在数字电路校准领域经常用到此类电路。但是，相比于二阶插值，一阶线行插值拟合的计算量小，电路所需的运算器件种类和数量都相对较少，因此数字电路的总面积占幅小。而二阶插值拟合的计算量较大，需要进行多重的乘法、除法运算；本领域技术人员所熟知的是，在数字电路中除法器的面积比其它运算器件都更大，配置多个除法器所构成的数字运算电路，显然无法满足当前电路设计上体积精巧、细微的要求。

发明内容

本发明的目的旨在提出一种查表数字电路及其处理方法，解决朗格朗日二阶插值计算量大而导致的电路面积占幅大的问题。

本发明的上述第一个目的通过以下技术方案来实现：一种查表数字电路，用于拉格朗日二阶插值拟合曲线，其特征在于：所述查表数字电路由一个除法器、两个乘法器、一个加法器和寄存器构成，所述除法器的输出端与其一乘法器之间通过一个寄存器相接，且其一乘法器的输出接入另一乘法器的输入端，另一乘法器的另一输入端接入对应已知坐标点的y值，且所述另一乘法器的输出端通过寄存器接入加法器，由此互联相接成一体，且整个电路各组成部分按时序分时复用进行插值运算。

进一步地，已知三点的坐标为（t1，y1）、（t2，y2）、（t3，y3），所拟合的曲线L（t）参照拉格朗日二阶插值公式为：

，

且公式中除法运算部分的格式相共性。

进一步地，所述查表数字电路中除法器具有x0、x1、x三个输入端、具有DIV一个输出端，且除法器的运算公式为：。

进一步地，所述查表数字电路配置有对应除法器输出的第一层级寄存器。

进一步地，所述查表数字电路配置有对应成串乘法器输出的第二层级寄存器。

进一步地，所述查表数字电路配置有对应加法器输出的第三层级寄存器。

本发明的上述第二个目的通过以下技术方案来实现：一种查表数字电路的处理方法，其中所述查表数字电路由一个除法器、两个乘法器、一个加法器和寄存器构成，用于拉格朗日二阶插值拟合曲线，其特征在于：择取距离待查点t最接近的三个已知点，分先后输入查表数字电路并分时复用其中的除法器、乘法器及寄存器，并将各阶段运算结果通过寄存器暂存、用于后阶段的运算中，代入拉格朗日二阶插值公式拟合曲线，L（t）为待查点t所对应的y值。

本发明上述技术方案较之于现有技术具有突出的实质性特点和显著的进步性，该电路采用分时复用的设计优化了电路结构，将除法器和乘法器通过寄存器巧妙结合、多重复用，使得电路简化至仅一个除法器，大幅减小了数字电路的总面积占幅，有利于在低速查表数字电路中广泛应用。

附图说明

图1是拉格朗日二阶插值的拟合曲线示意图。

图2是除法器的输入输出结构图。

图3是本发明查表数字电路处理方法一种应用的时序结构图。

图4是图3所示应用的实施步骤图。