[发明专利]一种通过CPLD实现国产平台心跳检测的方法

说明书

本发明提出的一种通过CPLD实现国产平台心跳检测的方法，在固件运行时周期性的通过CPU上某一个GPIO引脚上产生5ms的低电平信号，并将该信号作为心跳检测信号。CPLD实时检测GPIO端的心跳信号，6秒钟之内若收到心跳信号，则认为系统工作正常，若超过6秒还没有收到心跳信号，则认为系统工作不正常，发出复位信号，复位整个系统。固件在加载OS之前，在该GPIO引脚上产生500ms的低电平信号，并将该信号作为心跳结束信号。CPLD检测到心跳结束信号后，则停止检查心跳。

技术领域

本发明涉及计算机技术领域，更具体的说是涉及一种通过CPLD实现国产平台心跳检测的方法。

背景技术

目前，心跳检测作为一种提高系统可用性的措施，在服务器、计算机领域广为应用。随着国产处理器芯片的发展及安全可信要求的提高，国产平台在计算机领域占据越来越大的优势。

目前，X86平台在设备初始化运行时，可通过BIOS配置直观的展现设备运行状态；但是现有的国产平台无法实时判断系统当前状态，因此，如何实现国产平台的心跳检测，是我们亟待解决的问题。

发明内容

针对以上问题，本发明的目的在于提供一种通过CPLD实现国产平台心跳检测的方法，通过实时检测固件加载过程中的电平状态，实现与CPU的心跳通信，从而判断系统运行状态是否正常。

本发明为实现上述目的，通过以下技术方案实现：一种通过CPLD实现国产平台心跳检测的方法，包括如下步骤：

步骤1：在国产平台上加载预设固件；

步骤2：预设固件运行时周期性的通过CPU上的GPIO引脚上产生5ms的低电平信号，并将所述低电平信号作为心跳检测信号；

步骤3：通过CPLD实时检测GPIO引脚上的心跳信号，在预设计时时间之内若收到心跳信号，则认为系统工作正常，若超过预设计时时间还没有收到心跳信号，则认为系统工作不正常，发出复位信号，复位整个系统。

进一步，所述步骤3之后还包括：

步骤4：GPIO引脚上产生500ms的低电平信号，并将所述低电平信号作为心跳结束信号，CPLD检测到心跳结束信号后，则CPLD停止检测心跳信号。

进一步，如果CPU的GPIO引脚的电平与CPLD的IO port电平不一致，采用电平转换芯片，用于保证两端的电平一致。

进一步，所述预设计时时间为6S。

进一步，所述步骤1之前还包括；开机启动后等待5S，用于确保CPU初始化完成。

进一步，通过预设程序定义GPIO引脚的REG_CRU_SEL_GPIO_ADDR，并配置高低电平输出，作为心跳信号。

进一步，在通过CPLD实时检测GPIO引脚上的心跳信号之前，在CPLD中预设看门狗模块，并分别预定义看门狗模块内的信号。

进一步，所述预定义看门狗模块内的信号具体包括：

Clk定义为输入信号，并设定为50Mhz时钟的分频输入；

rst定义为模块复位信号；

wdog_sig定义为看门狗复位信号触发输入；

o_rst定义为输出信号，如果6S内未收到脉冲心跳，则输出用于调试的低电平；

stop定义为心跳检测停止信号，设定为500ms的低电平；

wdog_rst定义为复位输出，如果连续6秒内无wdog_sig变化且未收到stop信号，则输出低电平，用于控制CPU的重启/复位。