[发明专利]用于绝缘体上硅的s接触

说明书

公开了用于绝缘体上硅的s接触(s‑contact)。描述了用于使用电阻式结构改善防止电荷注入器件层中的系统、方法和装置。可以使用更简单的制造方法和更少的制造步骤来制作这样的电阻式结构，即s接触部。对于金属氧化物半导体(MOS)场效应晶体管(FET)，可以将s接触部制作成直接连接或电阻式连接至晶体管的所有区，包括源极区、漏极区和栅极。

本申请是申请日为2016年10月10日、申请号为201610885245.6、发明名称为“用于绝缘体上硅的s接触”的发明专利申请的分案申请。

技术领域

本文中描述的各实施方式一般涉及用于在器件的制造阶段期间防止绝缘体上硅(SOI)器件充电的系统、方法和设备。

背景技术

半导体器件的制造阶段可以包括：使半导体器件经受电势梯度或者在半导体器件的表面上感应出电荷的过程。在一些情况下，与这样的过程相关联的高能带电粒子(离子)进而可以进入半导体器件的层中，并且在这样的层内被俘获。层内被俘获的电荷进而会对半导体器件的工作特性产生不利影响，例如相应阈值电压的高变化，并且在极端情况下可以造成器件的内部结构/层的破裂，从而导致器件无功能。

已经设计出用于提供在例如等离子体蚀刻阶段期间注入到半导体器件的各层内的电荷的放电路径的各种方法和设备。这样的半导体器件可以包括金属氧化物半导体(MOS)场效应晶体管(FET)，并且特别是在绝缘体上硅(SOI)衬底和蓝宝石上硅(SOS)衬底上制造的MOSFET。

具体地，用于向在低电阻率衬底上制造的SOI器件的层提供放电路径的方法和设备使用有源二极管和/或结二极管的组合。使用这样的二极管以不影响配备该放电路径的半导体器件的正常操作。在使用高电阻率衬底制造SOI器件的情况下，会期望提供更简单、更紧凑但仍有效的放电路径。

发明内容

根据本公开内容的第一方面，提出了一种器件，该器件包括：高电阻率半导体衬底；覆于衬底上的绝缘层；覆于绝缘层上的有源层，该有源层包括器件的有源区和隔离区；形成在有源层的隔离部分中的晶体管，该晶体管包括漏极区、源极区、以及栅极沟道区；以及第一导电结构，其将(a)漏极接触部或源极接触部以及(b)栅极接触部中的一个接触部电阻式连接至半导体衬底，该第一导电结构包括：第一导线，其将(a)与(b)中的该一个接触部连接至第一导电接触部，第一导电接触部在有源层的位于有源层的隔离部分外部的区域处延伸穿过有源层，并且穿过绝缘层，以与半导体衬底形成接触。

根据本公开内容的第二方面，提出了一种器件，该器件包括：高电阻率半导体衬底；覆于衬底上的富陷阱层；覆于富陷阱层上的绝缘层；覆于绝缘层上的有源层，其包括器件的有源区和隔离区；形成在有源层的隔离部分中的晶体管，该晶体管包括漏极区、源极区、以及栅极沟道区；以及第一导电结构，其将(a)漏极接触部或源极接触部以及(b)栅极接触部中的一个接触部电阻式连接至半导体衬底，该第一导电结构包括：第一导线，其将(a)与(b)中的该一个接触部连接至第一导电接触部，第一导电接触部在有源层的位于有源层的隔离部分外部的区域处延伸穿过有源层，进一步延伸穿过绝缘层并且穿透富陷阱层，以与半导体衬底形成电阻式接触。

根据本公开内容的第三方面，提出了一种用于向绝缘体上硅(SOI)晶体管器件提供放电路径的方法，该方法包括：(i)在高电阻率衬底上形成有源层，该有源层经由覆于高电阻率衬底上的绝缘层与高电阻率衬底隔离；(ii)在有源层的隔离部分内形成晶体管器件的有源区，该有源区包括晶体管器件的源极区、漏极区、以及栅极沟道区；(iii)形成第一导电结构，其将晶体管器件的(a)漏极接触部或源极接触部以及(b)栅极接触部中的至少一个接触部电阻式连接至高电阻率衬底，第一导电结构通过下述操作被形成：形成第一导线，其将(a)和(b)中的该至少一个接触部连接至第一导电接触部；使第一导电接触部在有源层的位于有源层的隔离部分外部的区域处延伸穿过有源层，并且穿过绝缘层以与高电阻率半导体衬底形成电阻式接触；以及(iv)基于第一导电结构的形成，向晶体管器件提供第一放电路径。

附图说明