[发明专利]一种在内存中实现汉明距离计算的静态随机存储器电路结构

权利要求书

1.一种在内存中实现汉明距离计算的静态随机存储器电路结构，其特征在于，所述电路结构包括N行N列的静态随机存储器SRAM阵列，在该SRAM阵列的外围包括比较模块、列译码模块、字线脉冲调制模块、行译码模块，其中：

所述SRAM阵列与所述比较模块、列译码模块、字线脉冲调制模块和行译码模块相连；

所示比较模块与列译码模块相连；

所述字线脉冲调制模块与行译码模块相连；

所述SRAM阵列中N列N位的存储单元为双字线6T单元，将待处理的目标二进制数据的原码和反码分别存入到所述SRAM阵列的N列N位存储阵列中，将与之比较的N位二进制数据存储到字线信号WLL中，比较数据的N位二进制数反码存入到字线信号WLR中；其中，具体是将待处理的目标二进制数据的原码存入存储阵列的Q节点，将反码存入存储阵列的QB节点；

通过位线脉冲调制将位线信号减低到VDD-Vx，防止单元内存储数据翻转；

再通过每列中的位线信号BL和BLB放电量之和实现N列汉明距离计算，从而实现N位二进制数据和N位比较数据的汉明距离计算；

其中，所述位线信号BL和BLB的电压下降的电压差模拟量比之和就是存入4位二进制目标数据与比较二进制数据的汉明距离，由此在内存中完成对二进制汉明距离的计算。

2.根据权利要求1所述在内存中实现汉明距离计算的静态随机存储器电路结构，其特征在于，所述双字线6T单元的结构具体包括：

两个交叉耦合的反相器I0和I1，两个NMOS晶体管N0和N1；

NMOS晶体管N0栅极与字线信号WLL相连，NMOS晶体管N1栅极与字线信号WLR相连，字线信号WLL和WLR成双字线信号；

NMOS晶体管N0的源极与位线信号BL相连，NMOS晶体管N0的漏极与反相器I0的输入端点Q相连；

NMOS晶体管N1的源极与位线信号BLB相连，NMOS晶体管N1的漏极与反相器I1的输入端点QB相连；

反相器I0的输出端与反相器I1的输入端QB相连，反相器I1的输出端与反相器I0的输入端Q相连。

3.根据权利要求1所述在内存中实现汉明距离计算的静态随机存储器电路结构，其特征在于，一列SRAM阵列的结构具体包括：

N个双字线6T单元分别记为Cell0～CellN，两个PMOS晶体管分别记为P1和P2，两个电容分别记为C0和C1，电容C1和C0模拟位线上面的电容，双字线6T单元Cell0～CellN的BL端组成位线信号BL，双字线6T单元Cell0～CellN的BLB端组成位线信号BLB；双字线6T单元Cell0～CellN的字线信号WLL分别接输入字线信号WLL0～WLLN，双字线6T单元Cell0～CellN的字线信号WLR分别接输入字线信号WLR0～WLRN，其中：

PMOS晶体管P1的源极与电源VDD相连，漏极与位线信号BL相连，栅极与预充信号PRE相连；

PMOS晶体管P2的源极与电源VDD相连，漏极与位线信号BLB相连，栅极与预充信号PRE相连；

电容CO的上端与位线信号BL相连，下端与GND相连，电容C1的上端与位线信号BLB相连，下端与GND相连；

每个双字线6T单元的存储节点Q0～QN存入N位二进制目标数据，与之相对应的存储节点QB0～QBN存入N位二进制目标数据的反码；

字线信号WLL0～WLLN输入与目标数据比较的N位二进制数，字线信号WLR0～WLRN输入与目标数据比较的N位二进制数据的反码。