[发明专利]一种基于RISC_V串行FLASH系统架构的高效CPU指令读取法

说明书

本发明公开了CPU指令读取技术，尤其是涉及一种基于RISC_V串行FLASH系统架构的高效CPU指令读取法。该一种基于RISC_V串行FLASH系统架构的高效CPU指令读取法，硬件架构内cache line共16条；每次CPU读取某条地址的指令时，硬件逻辑会在16条Cache line中做地址匹配，当指令地址已经存在于当前的指令缓存中，则直接从SRAM中读取指令；当CPU读取的指令地址不存在于当前的指令缓存中时，逻辑才会发起对FLASH访问命令，并一次性读取一定条数的地址连续的指令并存储到SRAM中，用于替换旧的缓存指令。其有益效果是：降低了企业生产成本，降低了企业的经济损失，给企业正常运营带来极大的便利。

技术领域

本发明公开了一种处理器的验证方法，尤其是涉及一种基于RISC_V串行FLASH系统架构的高效CPU指令读取法。

背景技术

现有技术中，传统的MCU将SPI FLASH芯片作为软件指令存储，往往为了满足软件高效运行指令的需求，需要在MCU芯片内部嵌入大容量的内存SRAM用于指令的执行和存储，该种方法这不利于MCU芯片的成本控制且指令执行效率低下，运算速度极慢，极大的浪费了企业的生产成本，消耗了大量的人力和时间，给企业造成巨大的经济损失。

发明内容

本发明的目的在于提供一种基于RISC_V串行FLASH系统架构的高效CPU指令读取法，本发明采用的技术方案是：。

本发明具有的有益效果是：定义了一种基于SPI串行FLASH接口的FLASH读取加速器的硬件逻辑架构，达到可以在不需要太多SRAM支持的前提下，实现CPU直接从FLASH里高效地读取指令并执行的目的，达到平均95%以上的指令命中效率，利用片外串行FLASH的大容量，低成本优势来满足软件对程序空间和指令执行效率的双重要求，降低了企业生产成本，降低了企业的经济损失，给企业正常运营带来极大的便利。

附图说明

图1为本发明的指令读取加速硬件逻辑架构示意图；

图2为本发明的算法说明图。

具体实施方式

下面将结合附图和实施例对本发明作进一步的说明。

本发明的一种基于RISC_V串行FLASH系统架构的高效CPU指令读取法，其特征是：硬件架构内cache line共16条，cache line使用一块片内SRAM来实现软件指令存储，SRAM的存储空间大小可根据每一条cache line缓存的指令条数以及cache line的条数来决定；每次CPU读取某条地址的指令时，硬件逻辑会在16条Cache line中做地址匹配，当指令地址已经存在于当前的指令缓存中，则直接从SRAM中读取指令；当CPU读取的指令地址不存在于当前的指令缓存中时，逻辑才会发起对FLASH访问命令，并一次性读取一定条数的地址连续的指令并存储到SRAM中，用于替换旧的缓存指令。

具体的，SPI FLASH 接口控制逻辑模块，是基于硬件逻辑实现的SPI FLASH访问命令执行模块，软件不参与SPI FLASH的访问控制。

具体的，CPU取指令接口控制模块是基于MCU访问总线协议设计逻辑，根据AHB或AXI协议处理。

具体的，匹配替换算法为LRU算法，当MCU读取指令的地址在所有的16条CACHELINE中都不存在的时候，硬件逻辑则自动用从片外SPI FLASH读取进来的新的64条指令替换掉16条CACHE LINE中最久没用被命中过的那一条。

具体的，16条cache line，每条缓存32条32bit指令，所以SRAM的大小是16x32x4=2KB。

下面结合附图对本发明的具体实施方式做出简要说明。

本发明提供了一种基于RISC_V串行FLASH系统架构的高效CPU指令读取法。