[发明专利]3D存储器件及其数据操作方法

说明书

本申请公开了一种3D存储器件的数据操作方法，3D存储器件具有沿垂直于衬底的方向排列的多个存储单元串，每个存储单元串包括第一选择晶体管、第一伪存储单元、多个主存储单元、第二伪存储单元和第二选择晶体管，包括：接收擦除指令；根据擦除指令对第一伪存储单元、多个主存储单元以及第二伪存储单元执行擦除操作；在擦除操作结束后验证多个主存储单元是否擦除成功；当多个主存储单元擦除成功时，接收编程指令；根据编程指令对第一伪存储单元和第二伪存储单元执行编程操作。本申请通过对伪存储单元和存储单元同时擦除，然后再对伪存储单元进行编程，提高边缘存储单元的擦除效率，减少擦除次数，提高存储单元的可靠性。

技术领域

本发明涉及存储器技术，更具体地，涉及3D存储器件及其数据操作方法。

背景技术

存储器件的存储密度的提高与半导体制造工艺的进步密切相关。随着半导体制造工艺的特征尺寸越来越小，存储器件的存储密度越来越高。为了进一步提高存储密度，已经开发出三维结构的存储器件(即，3D存储器件)。3D存储器件包括沿着垂直方向堆叠的多个存储单元，在单位面积的晶片上可以成倍地提高集成度，并且可以降低成本。

如图1a和1b所示，垂直沟道结构的三维存储器包括具有沿垂直于衬底101的方向排列的多个存储单元串100，存储单元串100的第一端连接至位线BL，第二端连接至源极线SL。每个存储单元串100包括在第一端和第二端之间串联连接的多个晶体管，包括：第一选择晶体管Q1、存储单元MC1-MC8和第二选择晶体管Q2，其中，第一选择晶体管Q1的栅极连接至串选择线SSL，第二选择晶体管Q2的栅极连接至地选择线GSL。存储单元MC1至MC8的栅极分别连接至字线WL1至WL8的相应字线。其中，存储单元又分为主存储单元和伪存储单元，其中伪存储单元位于主存储单元与第一选择晶体管Q1或第二选择晶体管Q2之间。其中，位于主存储单元与第一选择晶体管Q1之间的存储单元为第一伪存储单元，与其栅极连接的字线为第一伪字线DWL1；位于主存储单元与第二选择晶体管Q2之间的存储单元为第二伪存储单元，与其栅极连接的字线为第二伪字线DWL2。

进一步地，存储单元串100的选择晶体管Q1和Q2分别包括栅极导体层122和123，存储单元MC1至MC8分别包括栅极导体层121。栅极导体层121、122和123与存储单元串100中的晶体管的堆叠顺序一致，相邻的栅极导体层之间彼此采用层间绝缘层隔开，从而形成栅叠层结构。进一步地，存储单元串100包括沟道柱110(图1b中未示出沟道柱110的内部结构)。沟道柱110与栅叠层结构相邻或者贯穿栅叠层结构。

该三维存储器的擦除操作与一般的闪存一样，具体的操作步骤方法如图2的流程图以及图3的时序所示：先做一次擦除，然后验证被擦除的主存储单元的阈值电压是否达到预设值，若是没有达到预设值，增加擦除电压然后再进行擦除，直至被擦除的主存储单元的阈值电压达到预设值。在擦除操作期间，串选择线、地选择线以及第一伪字线和第二伪字线浮置，多个主字线接地，在衬底上施加擦除电压进行擦除操作。这样擦除电场只会在主存储单元上，不会对选择晶体管和伪存储单元进行擦除。

然而，在擦除过程中，对于与伪存储单元相邻的边缘存储单元来说，由于第一伪存储单元和第二伪存储单元浮置，会影响边缘存储单元的擦除电场，降低边缘存储单元的擦除效率。为了使边缘存储单元的阈值电压达到预设值，则需要更多的擦除次数，增加了擦除时间。另一方面，由于擦除次数的增加，对于其他存储单元来说会被擦除的更深，导致三维存储器的可靠性下降。

发明内容

本发明的目的是提供一种改进的3D存储器件及其数据操作方法，其中，在擦除操作期间将伪存储单元接地，而后在擦除操作结束后，对与伪存储单元相邻的边缘存储单元进行编程操作，提高边缘存储单元的擦除效率，减少擦除次数，提高存储单元的可靠性。