[发明专利]电子设备及其应用于人工智能的FPGA在审

专利信息
申请号: 201910230300.1 申请日: 2019-03-26
公开(公告)号: CN109871353A 公开(公告)日: 2019-06-11
发明(设计)人: 刘建华;王宁;刘奎;孙杰;刘锴 申请(专利权)人: 广东高云半导体科技股份有限公司
主分类号: G06F15/80 分类号: G06F15/80;G06F15/17
代理公司: 深圳众鼎专利商标代理事务所(普通合伙) 44325 代理人: 黄章辉
地址: 510000 广东省广*** 国省代码: 广东;44
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摘要:
搜索关键词: 人工智能 协处理器 总线 内核 电子设备 外部设备 电子技术领域 人工智能控制 系统整体 系统总线 布线 长线 拥塞 应用 通信
【说明书】:

发明属于电子技术领域,提供了一种电子设备及其应用于人工智能的FPGA。在本发明中,通过在FPGA内核中设置内核总线和多个人工智能协处理器,并且内核总线上设置有多个端口,一个端口与系统总线连接,其余端口与多个人工智能协处理器一一对应连接,使得人工智能协处理器可通过内核总线与外部设备进行通信,进而实现人工智能控制,并且不会造成布线拥塞和低速长线的问题,从而提高了系统整体的性能。

技术领域

本发明属于电子领域,尤其涉及一种电子设备及其应用于人工智能的FPGA。

背景技术

随着现场可编程门阵列(Field-Programmable Gate Array,FPGA)技术的飞速发展和人工智能的崛起,两者之间越来越相互影响、相互依存。目前,异构FPGA体系结构已经渐渐成为支持人工智能应用的主流。其中,异构FPGA将外部设备与FPGA内核连接起来,以此形成一个支持灵活人工智能协处理器的系统,在该系统中人工智能协处理器由FPGA内核实现,并且由于传统FPGA内核包括麦克、存储器和随机逻辑处理模块,因此其可以很好的支持人工智能算法。

然而,虽然现有的FPGA内核可以支持人工智能算法,但是传统FPGA的连线结构却无法保证人工智能协处理器与系统总线的互连,即传统FPGA内核的连线容易造成低速长线与布线拥塞,进而拉低系统整体的性能。

故,有必要提供一种技术方案,以解决上述技术问题。

发明内容

本发明的目的在于提供一种电子设备及其应用于人工智能的FPGA,其不会造成布线拥塞和低速长线的问题,进而提高了系统整体的性能。

本发明是这样实现的,一种应用于人工智能的FPGA,所述FPGA包括FPGA内核,所述FPGA内核中设置有内核总线和多个人工智能协处理器,所述人工智能协处理器用于进行人工智能控制,所述内核总线上设置有多个端口,并且一个端口与系统总线连接,其余端口与多个所述人工智能协处理器一一对应连接。

本发明的另一目的在于提供一种电子设备,所述电子设备包括上述应用于人工智能的FPGA。

在本发明中,通过在FPGA内核中设置内核总线和多个人工智能协处理器,并且内核总线上设置有多个端口,一个端口与系统总线连接,其余端口与多个人工智能协处理器一一对应连接,使得人工智能协处理器可通过内核总线与外部设备进行通信,进而实现人工智能控制,并且不会造成布线拥塞和低速长线的问题,从而提高了系统整体的性能。

附图说明

图1是本发明实施例一所提供的一种应用于人工智能的FPGA的模块结构示意图;

图2是本发明实施例二所提供的一种应用于人工智能的FPGA的模块结构示意图;

图3是本发明实施例三所提供的一种应用于人工智能的FPGA的模块结构示意图;

图4是本发明实施例四所提供的一种应用于人工智能的FPGA的模块结构示意图;

图5是本发明实施例五所提供的一种应用于人工智能的FPGA中的内核总线的结构示意图。

具体实施方式

为了使本发明的目的、技术方案及优点更加清楚明白,以下结合附图及实施例,对本发明进行进一步详细说明。应当理解,此处所描述的具体实施例仅仅用以解释本发明,并不用于限定本发明。

以下结合具体附图对本发明的实现进行详细的描述:

图1示出了本发明实施例一所提供的应用于人工智能的FPGA的模块结构,为了便于说明,仅示出了与本实施例相关的部分,详述如下:

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