[发明专利]面板及其像素结构

说明书

本发明公开了一种像素结构，其包括基板、沿着第一方向设置于基板上的扫描线、沿着不同于第一方向的第二方向设置于基板上的数据线以及设置于基板上的像素电极。数据线与扫描线交错，且扫描线及/或数据线与像素电极交错。藉此，可降低像素结构的寄生电容，还可提升像素结构的填充率。

技术领域

本发明涉及一种面板及其像素结构，特别是涉及一种具有降低总寄生电容的面板及其像素结构。

背景技术

像素结构一般应用至显示面板中，用以显示出影像画面。随着对影像分辨率的要求日益增高，像素结构的尺寸需不断的缩小，使得像素结构中的寄生电容大小对像素结构的设计影响越明显。为了降低寄生电容，像素结构的填充率(fill factor)，也就是像素电极的面积与像素区域的面积的比值，因而下降。

请参考图1，其所示为现有像素结构的俯视示意图。如图1所示，现有像素结构10定义为位于像素区域PR中的结构，其包括的扫描线12与数据线14分别设置于像素电极16的两相邻侧，因此像素结构10的像素电极16不仅与数据线14之间产生寄生电容，还会与相邻像素结构的数据线14(位于像素电极16右侧)之间产生寄生电容，因此在尽可能的缩小像素结构10的情况下，像素电极16容易受到两条数据线14的影响，同理像素电极16也容易受到两相邻扫描线12的影响，使得像素结构10无法正常运作。此外，扫描线12与数据线14会彼此交错，因此两者之间也会有寄生电容18。加上现有像素结构10的薄膜晶体管20的寄生电容，现有像素结构10的电容电阻负载效应在尺寸缩小的情况下受到总寄生电容的影响越明显，使得像素结构10的填充率无法进一步维持或提高。

有鉴于此，提升像素结构的填充率并降低其寄生电容实为业界努力的目标。

发明内容

本发明所要解决的技术问题是像素结构的寄生电容过高，以及在像素结构的尺寸缩小的情况下，填充率无法增加。

为解决上述技术问题，本发明的一实施例揭露一种像素结构，其包括基板、沿着第一方向设置于基板上的扫描线、沿着不同于第一方向的第二方向设置于基板上的数据线以及设置于基板上的像素电极。数据线与扫描线交错，且扫描线及/或数据线与像素电极交错。

为解决上述技术问题，本发明的另一实施例揭露一种面板，其包括基板、分别沿着第一方向设置于基板上的多条扫描线、分别沿着不同于第一方向的第二方向设置于基板上的多条数据线以及设置于基板上的多个像素电极。数据线与扫描线交错，且扫描线中的一条及/或数据线中的一条与像素电极中的一个交错。

综上所述，于本发明的面板与像素结构中，通过扫描线及/或数据线与像素电极交错，可有效地降低像素结构的寄生电容，因此还可提升像素结构的填充率。藉此，在像素结构的尺寸缩小时，像素结构的填充率不会因此受限。

附图说明

图1所示为现有像素结构的俯视示意图；

图2所示为本发明一实施例的面板的俯视示意图；

图3所示为本发明第一实施例的一第一范例的像素结构的俯视示意图；

图4所示为像素结构沿着图3的剖线A-A’的剖视示意图；

图5所示为本发明第一实施例的一第二范例的像素结构的剖视示意图；

图6所示为本发明第二实施例的像素结构的俯视示意图；以及

图7所示为本发明第三实施例的像素结构的俯视示意图。

其中，附图标记说明如下：

PL                            面板

PR                            像素区域

100、100A、100B、200、300         像素结构