[发明专利]半导体装置

说明书

公开了一种半导体装置，半导体装置包括：基底，包括第一区域和第二区域；第一栅极图案，位于第一区域的基底上；以及第二栅极图案，位于第二区域的基底上。第一栅极图案包括顺序地堆叠的第一高k介电图案、第一N型含金属图案和第一P型含金属图案。第二栅极图案包括顺序地堆叠的第二高k介电图案和第二P型含金属图案。

本申请要求于2018年4月24日在韩国知识产权局提交的第10-2018-0047410号韩国专利申请的优先权，所述韩国专利申请的全部内容通过引用包含于此。

技术领域

本发明构思涉及一种半导体装置。

背景技术

半导体装置包括多个晶体管。集成在半导体装置中的晶体管基于所需的性能(诸如操作电压和/或驱动电流)形成为具有各种结构。例如，已经开发了包括NMOS晶体管和PMOS晶体管的互补金属氧化物半导体(CMOS)器件，所述NMOS晶体管和PMOS晶体管的金属栅电极具有彼此不同的导电性。另外，CMOS器件包括栅极介电层，栅极介电层的厚度基于所施加的电压而不同。

发明内容

本发明构思的一些实施例提供了一种具有增强的可靠性的半导体装置。

根据本发明构思的一些示例实施例，半导体装置可以包括：基底，包括第一区域和第二区域；第一栅极图案，位于第一区域的基底上；以及第二栅极图案，位于第二区域的基底上。第一栅极图案可以包括第一高k介电图案、第一N型含金属图案和第一P型含金属图案并且第一高k介电图案、第一N型含金属图案和第一P型含金属图案顺序地堆叠。第二栅极图案可以包括第二高k介电图案和第二P型含金属图案并且第二高k介电图案和第二P型含金属图案顺序地堆叠。

根据本发明构思的一些示例实施例，半导体装置可以包括：基底，包括单元阵列区域、第一外围区域和第二外围区域；位线，跨越单元阵列区域上的基底；缓冲层，位于位线和基底之间；第一外围栅极图案，位于第一外围区域的基底上；以及第二外围栅极图案，位于第二外围区域的基底上。第一外围栅极图案可以包括第一高k介电图案、第一N型含金属图案和第一P型含金属图案并且第一高k介电图案、第一N型含金属图案和第一P型含金属图案顺序地堆叠。第二外围栅极图案可以包括顺序地堆叠的第二高k介电图案和第二P型含金属图案并且第二高k介电图案和第二P型含金属图案顺序地堆叠。

附图说明

图1A示出根据本发明构思的示例实施例的半导体装置的剖视图。

图1B示出展示图1A的剖面P3的放大图。

图2A至图2G示出展示制造图1A的半导体装置的方法的剖视图。

图3示出展示根据本发明构思的示例实施例的半导体装置的平面图。

图4A示出沿图3的线R1-R1'、R2-R2'、R3-R3'、R4-R4'和R5-R5'截取的剖视图。

图4B示出展示图4A的剖面P4的放大图。

图5A至图5L示出展示制造具有图4A的剖面的半导体装置的方法的剖视图。

图6A示出沿图3的线R1-R1'、R2-R2'、R3-R3'、R4-R4'和R5-R5'截取的剖视图。

图6B示出展示图6A的剖面P5的放大图。

具体实施方式

现在将参照附图详细地描述本发明构思的一些示例实施例，以帮助清楚地解释本发明构思。

图1A示出根据本发明构思的示例实施例的半导体装置的剖视图。图1B示出图1A的剖面P3的放大图。