[发明专利]一种芯片嵌入式同步整流DCDC防过压击穿的电路系统

说明书

本发明公开的是一种芯片嵌入式同步整流DCDC防过压击穿的电路系统，DCDC控制电路包括输出管脚LX以及至少两条支路，延时驱动电路包括输出端口、输出端口，DCDC控制电路的两条支路分别连接延时驱动电路、降压驱动电路，降压驱动电路输出端口和延时驱动电路的输出端口分别与功率管串联电路相连，延时驱动电路的输出端口与NMOS功率管相连，功率管串联电路、NMOS功率管均与DCDC控制电路的输出管脚LX相连，NMOS功率管与所有电路均有一端接地,本发明可以将同步整流型DCDC集成于55nm甚至更低尺寸工艺的SOC，提高SOC芯片的集成度；不会过压击穿导致良率降低；无需要外置DCDC，开发成本低。

技术领域

本发明涉及一种防过压击穿的电路系统，更具体一点说，涉及一种芯片嵌入式同步整流DCDC防过压击穿的电路系统，属于电子计时领域。

背景技术

现有的SOC嵌入式DCDC开关电源电路，针对采用了55nm甚至更小尺寸先进工艺的SOC，DCDC工作电压达到工艺最高限度时，由于DCDC的开关过冲导致工艺器件很容易过压击穿，从而DCDC很难集成到一个SOC芯片中，而目前现有解决DCDC开关过冲击穿器件的方案大大增加了设计成本，同时限制了设计的灵活性。具体的目前CPU的设计工艺一般为90nm，甚至采用55nm或者28nm更低线程工艺，该工艺要求的电压普遍较低不高于3.3v，由于薄栅氧器件耐压能力有限，大部分工艺器件会因为超过3.3v而击穿，而同步DCDC的特有开关脉冲常常超过1V，因此这种同步整流DCDC几乎不可能集成到CPU芯片中。

同步整流DCDC不能集成到超低线程工艺中的原因在于以下几点：1、低线程的工艺，栅氧薄，沟道长度短，因此工艺的最高耐压通常低于3.3v，略微过压都会导致内部器件击穿烧毁；2、为了节约成本，CPU相关电路板的电源管理通常采用12v转3.3v的DCDC、3.3v转1.2的DCDC和3.3v转1.8/2.8等LDO为其他模块供电，因此，如果要将3.3v转1.2v的DCDC集成到SOC中，该DCDC也必须采用3.3v作为输入，这样达到节约成本的目的，但是DCDC的电源输入就达到工艺要求的最高限度；3、为了节约产品成本和增加电源效率，通常DCDC会采用同步整流型DCDC，然而同步整流型DCDC特有的开关脉冲会超过电源电压1v以上。由于上述原因，当同步整流型DCDC集成到低线程工艺，而输入电压达到工艺最高电压3.3v时，特有的DCDC开关脉冲将导致器件产生雪崩击穿，从而损坏芯片，DCDC引起的芯片失效大大降低整个芯片的良品率，从而大大增加芯片成品的成本。除此之外，过压导致的热载流子效应也会大大降低芯片的使用寿命。

现有芯片设计中，在确定工艺线程，确定工作电压时，目前嵌入式DCDC的方案如下：

1、电源采用二极管降压作为芯片输入，该方案降低芯片电压，因此降低击穿的可能性；

2、改善栅氧化层厚度，降低mos器件的源漏和注入掺杂，这样可以提高工艺器件的耐压；

3、采用LDO作为芯片的3.3v转1.2v的实施方案，由于LDO工作为静态，没有开关脉冲过冲，不会导致器件损坏，该方案也常常用于低线程芯片中；

4、采用异步DCDC，外置续流二极管，该方案可以大大降低开关脉冲的幅度，但是仍然会有过压现象存在，不过可以大大降低芯片击穿的概率。

以上方法要么降低了效率，增加了功耗，要么工艺上难以实现，要么增加产品开发成本。因此需要设计一种方法在嵌入式DCDC工作电压达到工艺最高限度时，既保证电路器件的安全性，高良率，又不增加开发成本。

发明内容

本发明针对以上问题，提供一种芯片嵌入式同步整流DCDC防过压击穿的电路系统，目的是克服现有技术中存在的小尺寸工艺SOC无法低成本兼容DCDC的问题，具有可防止同步整流型DCDC在mos器件额定电压下工作导致过压击穿，可提高SOC集成度和SOC电源兼容度，降低产品开发成本，提高芯片整体竞争力等技术特点。

为了实现上述目的，本发明采用的技术方案是：