[发明专利]用于异构多核心系统的动态核心选择

说明书

本申请公开了用于异构多核心系统的动态核心选择。可以通过在第一处理核心上执行程序代码来在异构多核心处理系统上动态切换核心。可以告知第二处理核心上电。可以收集执行程序代码的第一处理核心的第一性能指标。在第一性能指标好于先前确定的核心性能指标时，可以告知第二处理核心断电，且可以在第一处理核心上继续程序代码的执行。在第一性能指标劣于先前确定的核心性能指标时，可以把程序代码的执行从第一处理核心切换到第二处理核心。

本申请是PCT国际申请号PCT/US2011/067630、国际申请日2011年12月28日、中国国家申请号201180069184.1、名称为“用于异构多核心系统的动态核心选择”的原发明专利申请的分案申请201610168094.2的进一步分案申请。

领域

本发明涉及处理器的领域，尤其涉及优化功率和性能效率。

背景

半导体处理和逻辑设计的进展已经允许可以出现在集成电路设备上的逻辑的量的增加。结果，计算机系统配置已经从系统中的单个或多个集成电路进化到出现在单个集成电路上的多核心、多硬件线程和多逻辑处理器。处理器或集成电路通常包括单个物理处理器管芯，其中处理器管芯可以包括任何数量的核心、硬件线程或逻辑处理器。

集成电路上的处理元件——核心、硬件线程和逻辑处理器——的不断增加的数量允许并行完成更多任务。然而，全部采用无序核心的处理器在一些环境下可能引起功率低效和/或性能低效。结果，已经开发了一些硬件-软件协同设计的系统具有以便应对功率-性能效率问题。在该系统中，可以利用广泛、简单的有序处理器，同时软件优化并调度程序以便在有序硬件上高效运行。

然而，硬件-软件协同设计系统通常与两种不利影响相关联：(1)利用二进制转换器的代码的转换和/或优化可能减慢具有短运行任务和小响应时间约束的一些应用(二进制转换弱项)；以及(2)对于更适于并行执行的一些类型的程序，有序处理器可能执行得不好(有序弱项)。

附图简述

作为示例阐释本发明，且本发明不预期受附图中的各图限制。

图1阐释包括两个异构核心的处理器的实施例。

图2阐释包括本机核心、软件管理核心和代码分发模块的处理器的实施例。

图3阐释用于在各核心中分发代码以便取得最大性能和最大功率节省的处理器的实施例。

图4阐释在无序核心和有序核心当中分发代码以便取得最大性能和功率节省的方法的流程图的实施例。

图5阐释在无序核心和有序核心当中分发代码以便取得最大性能和功率节省的方法的流程图的另一实施例。

图6阐释根据本发明的实施例的核心切换操作和开销。

详细描述

异构计算策略用于集成多个核心，其中，每一核心执行某些代码是高效的，但执行某些其他代码却是低效的。运行时间软件(SW)和硬件(HW)协同地把输入程序分块成适于不同核心的代码片段，并在最适合的核心上执行它们中的每一个，同时把其他核心置于低功率状态，以便以低功率和能量消耗取得高性能。这样的系统的一个示例由至少一个宽有序核心(wide-in-order core)和至少一个窄无序核心(narrow out-of-order core)组成，且根据本发明的实施例，这种异构系统可以取得改善的无序核心性能，同时消耗一部分的能量和功率。这种类型的计算系统的主要挑战是在运行时间中快速地标识程序行为改变并高效地切换到适当核心。本发明的各实施例使用运行时间软件和/或硬件来自动地把相同程序中的不同代码片段的执行切换到最合适的核心，且显著地加速单个线程化程序的性能。