[发明专利]GOA电路及显示面板

权利要求书

1.一种GOA电路，包括：多级级联的GOA单元，每一级GOA单元均包括：输入模块、反相模块、维持模块、第一输出模块、第二输出模块、以及输出控制模块；

所述输入模块接入本级时钟信号以及上一级级传信号，并电性连接于第一节点，用于在所述本级时钟信号的控制下将所述上一级级传信号输出至所述第一节点；

所述反相模块电性连接于第二节点以及所述第一节点，用于在所述第一节点的电位控制下，控制所述第二节点的电位；

所述维持模块接入低电平信号，并电性连接于所述第二节点以及所述第一节点，用于在所述第二节点的电位控制下，维持所述第一节点的电位在所述低电平信号的电位；

所述第一输出模块接入所述本级时钟信号，并电性连接于所述第二节点，用于在所述第二节点的电位控制下，输出本级级传信号；

所述第二输出模块接入所述本级时钟信号，并电性连接于所述第二节点，用于在所述第二节点的电位控制下，输出本级扫描信号；

所述输出控制模块接入高电平信号，并电性连接于所述第一节点、所述本级扫描信号以及所述本级级传信号，用于在所述第一节点的电位控制下，将所述本级级传信号上拉至所述高电平信号的电位，以及将所述本级扫描信号上拉至所述高电平信号的电位；

所述输入模块包括第一晶体管，所述反相模块包括第二晶体管、第三晶体管、第四晶体管以及第五晶体管，所述维持模块包括第六晶体管，所述第一输出模块包括第七晶体管，所述第二输出模块包括第八晶体管，所述输出控制模块包括第九晶体管以及第十晶体管，所述第一晶体管所述第二晶体管、所述第三晶体管、所述第四晶体管、所述第五晶体管、所述第六晶体管、所述第七晶体管、所述第八晶体管、所述第九晶体管以及所述第十晶体管均为N型晶体管，其特征在于，所述第一晶体管的栅极电性连接于所述本级时钟信号，所述第一晶体管的源极电性连接于所述上一级级传信号，所述第一晶体管的漏极电性连接于所述第一节点，所述第二晶体管的栅极以及所述第三晶体管的栅极均电性连接于所述第一节点，

所述第二晶体管的源极以及所述第三晶体管的源极均电性连接于所述低电平信号；所述第二晶体管的漏极、所述第四晶体管的漏极以及所述第五晶体管的栅极电性连接，所述第四晶体管的栅极、所述第四晶体管的源极以及所述第五晶体管的源极均与所述高电平信号电性连接；所述第三晶体管的漏极以及所述第五晶体管的漏极均与所述第二节点电性连接，

所述第六晶体管的栅极电性连接于所述第二节点，所述第六晶体管的源极电性连接于所述低电平信号，所述第六晶体管的漏极电性连接于所述第一节点，

所述第七晶体管的栅极电性连接于所述第二节点，所述第七晶体管的源极电性连接于所述本级时钟信号，所述第七晶体管的漏极电性连接于所述本级级传信号，

所述第八晶体管的栅极电性连接于所述第二节点，所述第八晶体管的源极电性连接于所述本级时钟信号，所述第八晶体管的漏极电性连接于所述本级扫描信号，

所述第九晶体管的栅极以及所述第十晶体管的栅极均电性连接于所述第一节点，所述第九晶体管的源极以及所述第十晶体管的源极均电性连接于所述高电平信号，所述第九晶体管的漏极电性连接于所述本级级传信号，所述第十晶体管的漏极电性连接于所述本级扫描信号。

2.根据权利要求1所述的GOA电路，其特征在于，所述GOA电路还包括第十一晶体管；所述第十一晶体管的栅极以及源极均电性连接于复位信号，所述第十一晶体管的漏极电性连接于所述第一节点。

3.根据权利要求1所述的GOA电路，其特征在于，第一级GOA单元由起始信号启动，其余GOA单元由相应的上一级GOA单元级传启动。

4.一种显示面板，其特征在于，包括权利要求1-3任一项所述的GOA电路。