[发明专利]三维层叠式半导体存储器件

说明书

本发明公开了一种三维(3D)层叠式半导体存储器件。该半导体存储器件可以包括：多个行线，其在第一水平方向上彼此平行地延伸；多个列线叠层，其在垂直于第一水平方向的第二水平方向上彼此平行地延伸，其中多个列线叠层中的每个列线叠层在竖直方向上包括彼此平行地延伸的多个列线；以及多个单元柱，其竖直穿通列线叠层的列线，多个单元柱中的每个单元柱具有第一端和第二端，其中，多个单元柱的第一端电耦接到多个行线，以及多个单元柱的第二端被浮置。每个单元柱包括核和可变电阻存储层。

相关申请的交叉引用

本专利申请要求2018年6月26日提交的申请号为10-2018-0073179的韩国专利申请的优先权，其通过引用整体合并于此。

技术领域

本公开的示例性实施例涉及一种三维(3D)层叠式半导体存储器件。

背景技术

近来，作为下一代半导体存储器技术的一部分，3D层叠式半导体存储器技术和交叉点可变电阻存储器技术受到很多关注。此外，神经形态计算技术(neuromorphiccomputing technology)也受到了很多关注，该神经形态计算技术模拟人脑以便用于人工智能技术等。基于神经形态技术的神经形态器件包括多个突触前神经元(pre-synapticneurons)、多个突触后神经元(post-synaptic neurons)和多个突触(synaps)。神经形态器件可以根据学习状态而具有各种电阻水平，并且可以根据电阻水平而输出各种电压或电流。

发明内容

本公开的实施例包括半导体存储器件和神经形态器件，其具有多个可变电阻层以实现多种电阻水平。

本公开的实施例包括交叉点半导体存储器件和神经形态器件。

本公开的实施例包括3D层叠式半导体存储器件和神经形态器件。

本公开的实施例包括具有多个可变电阻层的交叉点3D层叠式半导体存储器件和神经形态器件。

在一个实施例中，半导体存储器件可以包括：多个行线，其在第一水平方向上彼此平行地延伸；多个列线叠层，其在垂直于第一水平方向的第二水平方向上彼此平行地延伸，其中多个列线叠层中的每个列线叠层在竖直方向上包括彼此平行地延伸的多个列线；以及多个单元柱，其竖直穿通列线叠层的列线，多个单元柱中的每个单元柱具有第一端和第二端。多个单元柱的第一端可以电耦接到多个行线。多个单元柱的第二端可以被浮置。

多个单元柱的第二端可以从多个列线叠层的最下面的列线伸出。

多个单元柱中的每个单元柱可以包括：中心核；以及存储层，其围绕中心核。

中心核可以包括金属、金属化合物和金属硅化物中的至少一种。

中心核可以包括金属、金属化合物、金属硅化物和离子掺杂硅中的至少一种。

中心核可以直接连接到多个行线中的一个行线。

存储层可以包括至少三个电阻层。可变电阻层可以具有能带间隙、化学势、离子迁移率、导电丝形成阈值电压、相变阈值电压和原子转移阈值电压之中的至少一种不同特性。

每个可变电阻层可以包括含有氧空位的高介电常数(高k)氧化物或金属氧化物中的至少一种，包括氧化铪、氧化铝、氧化镧、氧化钽、氧化硅和氧化钛。

多个列线中的每个列线可以包括金属、金属化合物、金属硅化物和离子掺杂硅中的至少一种。

多个行线可以被掩埋在衬底中。

在一个实施例中，一种半导体存储器件可以包括：字线，其在第一水平方向上延伸；位线叠层，其在垂直于第一水平方向的第二水平方向上延伸；以及单元柱，其从字线延伸以便竖直穿通位线叠层，其中，单元柱的第一端电耦接到字线，并且单元柱的第二端被浮置。