[发明专利]具有在FDSOI衬底中形成的垂直选择栅极的存储器单元

说明书

本发明涉及一种形成于半导体衬底(SUB)中的存储器单元，包括在该衬底中所形成的沟槽(TR)中垂直延伸并且通过第一栅极氧化物层(D3)与该衬底隔离的选择栅极(SGC)；在该衬底上方延伸并且通过第二栅极氧化物层(D1)与衬底隔离的水平浮置栅极(FG)；和在该浮置栅极上方延伸的水平控制栅极(CG)，该选择栅极(SGC)覆盖该浮置栅极的侧面，该浮置栅极仅通过第一栅极氧化物层(D3)与该选择栅极隔开，并且仅通过第二栅极氧化物层与在该衬底中沿该选择栅极延伸的垂直沟道区域(CH2)隔开。

本申请是于2015年9月24日提交的申请号为201510617909.6的发明专利申请的分案申请。

技术领域

本发明涉及一种电可擦除且可编程的非易失性存储器(EEPROM)。本发明尤其涉及一种非易失性存储器，其包括多个存储器单元，每个存储器单元包括浮置栅极晶体管和选择晶体管栅极。

背景技术

已经实施了多种解决方案以使得这样的存储器单元最小化。因此，存储器单元已经以成对的所谓的“配对”存储器单元被聚集在一起，以共享单个选择晶体管。

图1是共享选择晶体管的一对存储器单元C11、C12的连线图，它们属于存储器阵列中的两个相邻字线Wi、Wi+1。存储器单元C11、C12能够通过位线BLj、共用选择线SLi和控制栅极线CGLi、CGLi+1进行读和写访问。每个存储器单元C11、C12包括浮置栅极晶体管FGT。每个单元C11、C12的晶体管FGT的控制栅极CG通过触点C4连接至控制栅极线CGLi。晶体管FGT的漏极区域通过触点C1连接至位线BL。此外，每个浮置栅极晶体管FGT使得其源极端子通过相应的选择晶体管ST耦合至源极线CSL。选择晶体管ST共享相同的选择控制栅极SGC。两个存储器单元C11、C12由于它们共享相同的选择控制栅极SGC和相同的位线BL而被称作“配对”。共用控制栅极SGC通过触点C3连接至共用于两个存储器单元的选择线SLi。如虚线所表示的，晶体管FGT、ST的沟道区域处于阱PW的电势。最后，源极线CSL可以通过触点C5连接至以金属层所产生的总体源极线。

还提出了对选择晶体管进行垂直布置。图2是共享垂直选择晶体管栅极SGC的两个配对存储器单元C11、C12的示意性截面图，上述垂直选择晶体管栅极SGC共用于这两个配对存储器单元。存储器单元C11、C12在P型传导性的阱PW中产生。阱PW形成于半导体晶片WF中。阱PW通过包围整个阱的N型掺杂的隔离层n0而与晶片WF的其余部分隔离开来。每个存储器单元C11、C12包括浮置栅极晶体管FGT和选择晶体管ST。每个浮置栅极晶体管FGT包括漏极区域n1、源极区域n2、浮置栅极FG、状态控制栅极CG，以及在浮置栅极FG下方在漏极n1和源极n2区域之间延伸的沟道区域CH1。垂直选择栅极SGC嵌入在衬底PW中并且通过例如由二氧化硅SiO₂所制成的形成选择晶体管ST的栅极氧化物的栅极氧化物层D3而与衬底PW隔离开来。区域n2沿所嵌入的垂直栅极SGC的上边缘延伸。栅极SGC到达形成共用于选择晶体管ST的源极区域n0的区域n0，并且因此形成选择晶体管ST的源极线路CSL。每个选择晶体管ST因此包括共用于其单元的浮置栅极晶体管FGT的源极区域n2的漏极区域，共用源极区域n0，以及沿栅极SGC在漏极n2和源极n0区域之间垂直延伸的沟道区域CH2。

区域n1、n2总体通过衬底PW的N型掺杂所形成。浮置栅极FG总体由层1多晶硅或“poly1”所制成，并且通过栅极氧化物层D1而形成于衬底PW上。状态控制栅极CG总体由层2多晶硅或“poly2”所制成。每个状态控制栅极CG形成于之前利用栅极氧化物层D2进行覆盖的浮置栅极FG之一上。栅极SGC形成于利用层0多晶硅或“poly0”所填充的沟槽之中，通过栅极氧化物层D3而与衬底隔离。根据所选择的制造方法，形成栅极SGC的传导沟槽可能没有任何电气不连续性。其因此可以被直接用作字线WL。

两个存储器单元C11、C12被覆盖以电介质绝缘材料D0，其可以是二氧化硅SiO₂。浮置栅极晶体管FGT的漏极区域n1通过穿过绝缘材料D0的触点C1而耦合至相同的位线BL。