[发明专利]栅极驱动单元、栅极驱动方法、栅极驱动电路和显示装置

说明书

本发明提供一种栅极驱动单元、栅极驱动方法、栅极驱动电路和显示装置。所述栅极驱动单元包括上拉节点复位电路、上拉节点下拉电路和控制电路；所述控制电路用于在输出阶段，控制所述上拉节点复位电路中的与上拉节点连接的晶体管的栅源电压在第一预定电压范围内，并控制所述上拉节点下拉电路中的与上拉节点连接的晶体管的栅源电压在第二预定电压范围内。本发明能够在输出阶段很好的保持上拉节点的电位，保证栅极驱动单元的驱动能力。

技术领域

本发明涉及显示驱动技术领域，尤其涉及一种栅极驱动单元、栅极驱动方法、栅极驱动电路和显示装置。

背景技术

现有的栅极驱动单元在工作时，当输入端的脉冲信号到来时，为上拉节点充电，随后输入信号的电位被置低时，保持上拉节点的电位，当该行时钟信号到来时，由于自举作用，上拉节点的电位被进一步拉高。然而在真实的这个过程中，由于与上拉节点电连接的晶体管众多，且在现有的GOA(Gate On Array，设置于阵列基板上的栅极驱动电路)架构设计情况下，与上拉节点连接的晶体管的栅源电压Vgs一般都在0V以上(以该晶体管为n型晶体管为例)，所以该晶体管的漏电流造成的上拉节点的电位下降不可忽略。上拉节点的电位的高低直接决定了输出晶体管的开启是否充分，上拉节点的电位下降便直接导致该输出晶体管的输出能力下降，不能保证栅极驱动单元的驱动能力。

发明内容

本发明的主要目的在于提供一种栅极驱动单元、栅极驱动方法、栅极驱动电路和显示装置，解决现有技术中无法在输出阶段维持上拉节点的电位，从而不能保证栅极驱动单元的驱动能力的问题。

为了达到上述目的，本发明提供了一种栅极驱动单元，包括上拉节点复位电路、上拉节点下拉电路和控制电路；

所述控制电路用于在输出阶段，控制所述上拉节点复位电路中的与上拉节点连接的晶体管的栅源电压在第一预定电压范围内，并控制所述上拉节点下拉电路中的与上拉节点连接的晶体管的栅源电压在第二预定电压范围内。

实施时，所述上拉节点复位电路中的与上拉节点连接的晶体管为n型晶体管，所述第一预定电压范围为小于或等于0；或者，

所述上拉节点复位电路中的与上拉节点连接的晶体管为p型晶体管，所述第一预定电压范围为大于或等于0。

实施时，所述上拉节点下拉电路中的与上拉节点连接的晶体管为n型晶体管，所述第二预定电压范围为小于或等于0；或者，

所述上拉节点下拉电路中的与上拉节点连接的晶体管为p型晶体管，所述第二预定电压范围为大于或等于0。

实施时，所述上拉节点复位电路包括上拉节点复位晶体管；

所述上拉节点复位晶体管的控制极与复位端连接，所述上拉节点复位晶体管的第一极与所述上拉节点连接，所述上拉节点复位晶体管的第二极与第一电压端连接；

所述控制电路包括电压提供电路；

所述电压提供电路用于向所述第一电压端提供第一电压，以使得在输出阶段，该上拉节点复位晶体管的栅源电压在第一预定电压范围内。

实施时，所述上拉节点下拉电路包括上拉节点下拉晶体管；

所述上拉节点下拉晶体管的控制极与下拉节点连接，所述上拉节点下拉晶体管的第一极与所述上拉节点连接，所述上拉节点下拉晶体管的第二极与第二电压端连接；

所述控制电路包括电压提供电路；所述电压提供电路用于向所述第二电压端提供第二电压，以使得在输出阶段，该上拉节点下拉晶体管的栅源电压在第二预定电压范围内；和/或，

所述控制电路包括电压控制电路；所述电压控制电路用于在输出阶段，通过控制所述下拉节点的电压，以使得该上拉节点下拉晶体管的栅源电压在第二预定电压范围内。