[发明专利]存储器结构及其制造方法

说明书

本发明提供了一种存储器结构及其制造方法，该存储器结构包含：衬底；设置于衬底中的隔离结构；字线沟槽设置于衬底中且具有底面；以及字线设置于字线沟槽中且该字线包含上栅极和下栅极，其中上栅极包含：上栅极介电层设置于字线沟槽中；上栅极衬层设置于上栅极介电层上；以及上栅极电极设置于上栅极衬层上且具有一顶面，且下栅极包含：下栅极介电层设置于字线沟槽中；下栅极衬层设置于下栅极介电层上；以及下栅极电极设置于下栅极衬层上。上栅极介电层的顶面与字线沟槽的底面之间的垂直距离不大于上栅极电极的顶面与字线沟槽的底面之间的垂直距离。

技术领域

本发明有关于一种存储器结构，且特别有关于一种动态式随机存取存储器结构及其制造方法。

背景技术

动态式随机存取存储器装置广泛地应用于消费性电子产品中，例如个人电脑、智能型手机或平板电脑。随着电子产品日渐小型化的趋势，对于存储器装置亦有逐渐小型化的需求。

仅管目前已朝向小型化的存储器装置努力，但仍然有许多需求未被满足，例如栅极引起的漏极漏电流(gate induced drain leakage，GIDL)和次临界漏电流(sub-leakage)等等。因此，市场上极需一种新颖的存储器装置，来改善上述问题。

发明内容

栅极引起的漏极漏电流发生在栅极与漏极重叠区域，在栅极外加大负偏压时，使通道操作在关闭状态或堆积状态，而重叠区域的漏极受到空乏(depletion)，加上漏极又外加大正电压，当栅极与漏极之间的电压差越大，电场越高，两边能带受到拉扯，将会在漏极区产生由价带穿隧到导带(Tunneling of Valence Band Electrons Into TheConduction Band)的电子空穴对(Electron-Hole Pairs)，产生的电子及空穴分别被漏极和衬底所收集，造成漏电流。因此栅极电压越负或漏极电压增加，垂直电场越大，栅极引起的漏极漏电流就越高。

此外，次临界漏电流是栅极电压低于晶体管线性导通所需的阈值电压，亦即处于关闭状态(或称次临界状态)时，源极和漏极之间的微量漏电流。因此，为了减少次临界漏电流，需要施加栅极负偏压。然而，此时因此栅极电压越负，而垂直电场越大，栅极引起的漏极漏电流就随之越高。

根据本发明的一些实施例，藉由在字线中形成两个栅极，可以分别独立控制所施加的栅极电压，进而同时减少次临界漏电流及栅极引起的漏极漏电流。

本发明实施例提供一种存储器结构及其制造方法，其包含：衬底；隔离结构设置于衬底中；字线沟槽设置于衬底中且具有底面；以及字线设置于字线沟槽中且字线包含上栅极和下栅极，其中上栅极包含：上栅极介电层设置于字线沟槽中；上栅极衬层设置于上栅极介电层上；以及上栅极电极设置于上栅极衬层上且具有顶面，且下栅极包含：下栅极介电层设置于字线沟槽中；下栅极衬层设置于下栅极介电层上；以及下栅极电极设置于下栅极衬层上，其中上栅极介电层的顶面与字线沟槽的底面之间的垂直距离不大于上栅极电极的顶面与字线沟槽的底面之间的垂直距离。

附图说明

为了让本发明实施例的特征和优点能更明显易懂、下文特举出一些实施例，并配合所附图式作详细说明如下：

图1是根据本发明的一些实施例绘示的存储器装置结构的上视示意图。

图2A至图9A绘示沿图1的A-A’切线的不同工艺阶段的剖面示意图。

图2B至图9B绘示沿图1的B-B’切线的不同工艺阶段的剖面示意图。

附图标记说明

100～存储器结构；

110～衬底；

115～字线；

115A～下栅极；

115B～上栅极；