[发明专利]一种逐次逼近控制的自适应延时补偿有源整流器电路

权利要求书

1.一种逐次逼近控制的自适应延时补偿有源整流器电路，包括有源整流器主电路1,其特征在于，还包括环路逻辑控制电路2、关断延时补偿电路3、导通延时补偿电路4和补偿检测电路5；端口信号V_ac1与有源整流器主电路1的输入相连；所述端口信号V_ac1与关断延时补偿电路3的输入相连；所述端口信号V_ac1与导通延时补偿电路4的输入相连；有源整流器主电路1的输出信号V_GN1与环路逻辑控制电路2的输入相连，环路逻辑控制电路2的输出信号φ_OFF以及输出信号CLK与关断延时补偿电路3的输入相连，环路逻辑控制电路2的输出信号φ_ON以及输出信号CLK与导通延时补偿电路4的输入相连；关断延时补偿电路3的输出信号I_OFF与有源整流器主电路1的输入相连，关断延时补偿电路3的输出信号OFF_CTL与补偿检测电路5的输入相连；导通延时补偿电路4的输出信号I_ON与有源整流器主电路1的输入相连，导通延时补偿电路4的输出信号ON_CTL与补偿检测电路5的输入相连；补偿检测电路5的输出信号MODE分别与关断延时补偿电路3和导通延时补偿电路4的输入相连。所述有源整流器主电路1由NMOS功率管M_N1-M_N2、PMOS功率管M_P1-M_P2、比较器CMP1-CMP2、驱动BUF1-BUF2和输出电容C_O组成；交流电源V_ac的一端的端口信号V_ac1连接NMOS功率管M_N1的漏端和PMOS功率管M_P1的漏端，交流电源V_ac的另一端的端口信号V_ac2连接NMOS功率管M_N2的漏端和PMOS功率管M_P2的漏端，NMOS功率管M_N1的源端和NMOS功率管M_N2的源端连接并与功率地相连；PMOS功率管M_P1的源端和PMOS功率管M_P2的源端连接并与V_REC端相连，PMOS功率管M_P1的栅端与PMOS功率管M_P2的漏端相连，PMOS功率管M_P2的栅端与PMOS功率管M_P1的漏端相连；比较器CMP1的反相输入端与端口信号V_ac1相连，比较器CMP1正相输入端与功率地相连，比较器CMP1的输出端与驱动BUF1的输入端相连，驱动BUF1的输出端输出信号V_GN1，该输出信号V_GN1与NMOS功率管M_N1的栅端相连；比较器CMP2的反相输入端与端口信号V_ac2相连，比较器CMP2的正相输入端与功率地相连，比较器CMP2的输出端与驱动BUF2的输入端相连，驱动BUF2的输出端V_GN2与NMOS功率管M_N2的栅端相连；输出电容C_O一端与V_REC端相连，另一端与功率地相连；

所述环路逻辑控制电路2包括反相器INV1-INV3、D触发器DFF1-DFF2和延时单元Delay1；D触发器DFF1的输入端CK与有源整流器主电路1输出信号V_GN1相连，D触发器DFF1的输入端D与高电平相连，D触发器DFF1的输出端Q、D触发器DFF2的输入端CK、延时单元Delay1的输入端与反相器INV1的输入端相连，延时单元Delay1的输出端与D触发器DFF1的输入端R相连；D触发器DFF2的输入端D与高电平相连，D触发器DFF2的输出端Q与输出信号φ_ON相连；有源整流器主电路1的输出信号V_GN1与反相器INV2输入相连，反相器INV2输出与反相器INV3输入相连，反相器INV3输出端输出信号φ_OFF，该输出信号φ_OFF与D触发器DFF2的输入端R相连；反相器INV1的输出端输出信号CLK；

所述关断延时补偿电路3包括电容C1、开关S1、比较器CMP3和失调I_OFF产生电路；开关S1一端与有源整流器主电路1的端口信号V_ac1相连，开关S1另一端与电容C1一端和比较器CMP3正相输入端相连，电容C1另一端与功率地相连；比较器CMP3反相输入端与功率地相连，比较器CMP3输出信号OFF_CTL与失调I_OFF产生电路输入端相连，失调I_OFF产生电路的输出信号I_OFF与有源整流器主电路1中比较器CMP1的输入端相连；

所述导通延时补偿电路4包括电容C2、开关S2、比较器CMP4和失调I_ON产生电路；开关S2一端与有源整流器主电路1的端口信号V_ac1相连，开关S2另一端与电容C2一端和比较器CMP4反相输入端相连，电容C2另一端与功率地相连；比较器CMP4正相输入端与功率地相连，比较器CMP4输出信号ON_CTL与失调I_ON产生电路输入端相连，失调I_ON产生电路的输出信号I_ON与有源整流器主电路1中比较器CMP1的输入端相连；

所述补偿检测电路5包括PMOS管M9、开关S10和补偿检测逻辑电路；PMOS管M9源端与VDD相连，PMOS管M9漏端与开关S10一端相连，开关S10另一端与关断延时补偿电路3中开关S11一端相连，开关S11的另一端输出信号I_OFF；关断延时补偿电路3的输出信号OFF_CTL与补偿检测逻辑电路输入相连，补偿检测逻辑电路输出信号MODE分别与关断延时补偿电路3和导通延时补偿电路4的输入相连。