[发明专利]行驱动电路、显示装置及行驱动方法

权利要求书

1.一种行驱动电路，其特征在于，包括多个级联的驱动单元，所述每个驱动单元包括：上拉控制模块、上拉模块、下传模块、下拉模块、下拉维持模块以及自举电容；

所述上拉模块、所述下拉维持模块、所述下拉维持模块及所述自举电容分别与第一电位点和本级栅线扫描信号输出端连接，所述上拉控制模块和所述下传电路分别与第一电位点连接，

其中，所述下拉维持模块接收第二时钟信号，以将所述第一电位点的电位信号所述本级栅线扫描信号维持在低电位状态，且

所述第二时钟信号的频率为本级时钟信号频率的2倍或2倍以上。

2.根据权利要求1所述的行驱动电路，其特征在于，所述下拉维持模块包括：

第六晶体管，所述第六晶体管的栅极接收第二电位点的电位信号，用于在所述第二电位点为高电平时连通所述第一电位点与低电平信号输入端；

第七晶体管，所述第七晶体管的栅极接收所述第二电位点的电位信号，用于在所述第二电位点为高电平时连通所述本级栅线扫描信号输出端与低电平信号输入端；

第八晶体管，所述第八晶体管的栅极接收所述本级栅线扫描信号，用于在所述本级栅线扫描信号为高电平时连通所述第二电位点与低电平信号输入端；

第九晶体管，所述第九晶体管的栅极接收下一级的第三时钟信号，用于在所述下一级的第三时钟信号为高点平时连通所述本级栅线扫描信号输出端与低电平信号输入端；

第十晶体管，所述第十晶体管的栅极接收所述下一级的第三时钟信号，用于在所述下一级的第三时钟信号为高点平时连通第三电位点与低电平信号输入端；

第十一晶体管，所述第十一晶体管的栅极接收上一级的第三时钟信号，用于在所述上一级的第三时钟信号为高点平时连通所述高电平输入信号输入端与所述第三电位点；

第十二晶体管，所述第十二晶体管的栅极接收所述第三电位点的电位信号，用于在所述第三电位点的电位信号为高电平时连通第二时钟信号输入端与所述第二电位点；

第十三晶体管，所述第十三晶体管的栅极接收所述第三电位点的电位信号，用于在所述第三电位点的电位信号为高电平时将所述第二时钟信号经由所述第十三晶体管输出为本级的第三时钟信号。

3.根据权利要求2所述的行驱动电路，其特征在于，所述第一电位点为所述第六晶体管与所述自举电容的连接点；所述第二电位点为所述第八晶体管与所述第十二晶体管的连接点；所述第三电位点为所述第十一晶体管与所述第十晶体管的连接点。

4.根据权利要求1所述的行驱动电路，其特征在于，所述上拉模块包括：第三晶体管，所述第三晶体管的栅极接收所述第一电位点的电位信号，用于在所述第一电位点的电位信号为高电平时将所述本级时钟信号经由所述第三晶体管输出为所述本级栅线扫描信号。

5.根据权利要求1所述的行驱动电路，其特征在于，所述下传模块包括：第二晶体管，所述第二晶体管的栅极接收所述第一电位点的电位信号，同于在所述第一电位点的电位信号为高电平时所述本级时钟信号经由所述第二晶体管输出为所述下一级启动信号。

6.根据权利要求1所述的行驱动电路，其特征在于，所述上拉控制模块包括：第一晶体管，所述第一晶体管的栅极接收所述本级启动信号，用于在所述本级启动信号为高电平时连通高电平信号输入端与第一电位点，

其中，所述第一电位点为所述第一晶体管与所述自举电容的连接点。

7.根据权利要求1所述的行驱动电路，其特征在于，所述下拉模块包括：

第四晶体管，所述第四晶体管的栅极接收下一级的栅线扫描信号，用于在所述下一级的栅线扫描信号为高电平时连通所述本级栅线扫描信号输出端与低电平信号输入端；

第五晶体管，所述第五晶体管的栅极接收下一级的栅线扫描信号，用于在所述下一级的栅线扫描信号为高电平时连通所述第一电位点与低电平信号输入端。

8.根据权利要求1所述的行驱动电路，其特征在于，所述第二时钟信号的频率为所述本级时钟信号频率的3倍。