[发明专利]存储运算电路模块及处理器

说明书

本发明提供一种存储运算电路模块及处理器，该存储运算电路模块包括多个阵列布置的存储运算单元，每一存储运算单元均连接至字线以及位线；其中，存储运算单元包括一个存储单元以及第一开关器件、第二开关器件，第一开关器件的第一端连接至存储单元的互补信号端，第二开关器件的第一端连接至存储单元的输出信号端；第一开关器件的第二端连接至第三开关器件的第一端，第二开关器件的第二端连接至第三开关器件的第一端，第三开关器件的第一端连接有电荷存储单元；第一开关器件与第二开关器件均由运算数据信号选择导通或关断。该处理器包括计算单元以及上述的存储运算电路模块。本发明可以在存储器内实现数据的运算，提高处理器的数据处理速度。

技术领域

本发明数据存储技术领域，具体地，是一种具有运算功能的存储运算电路模块以及应用这种电路模块的处理器。

背景技术

电子设备大量使用各种存储器以存储数据，现在的存储器可以包括非易失性存储器，如EEPROM、闪存FLASH等，还包括静态随机存储器SRAM、动态存储器DRAM等。其中，静态随机存储器SRAM广泛应用在各种处理器芯片中并用作临时存储数据。

现有的处理器芯片通常基于冯诺依曼架构，由存储电路模块、计算单元构成，其中存储电路模块通常为静态随机存储器(SRAM)。处理器芯片工作时，使用静态随机存储器临时存储计算单元计算过程中所需要的数据，因此处理器芯片工作时，需要不断的将数据从静态随机存储器中传输至计算单元，并由计算单元对接收的数据进行计算处理。

参见图1，现有的存储电路模块包括多个存储单元，如存储单元11、12、13、14等，并且多个存储单元成阵列式布置，即形成多行多列，且每一个存储单元均连接至字线WL以及位线BL。字线WL用于选择一行数据进行读写，例如字线WL1用于选择存储单元11、13所在的一行多个存储单元，而字线WL2用于选择存储单元12、14所在的一行多个存储单元。位线BL则用于实现某一列存储单元的数据的读取与写入，如位线BL1可以选择存储单元11、12所在的一列存储单元，位线BL2可以选择存储单元13、14所在的一列存储单元。通过字线WL以及位线BL可以选择某一个具体的存储单元，并且对该存储单元进行数据的读取或者写入。

每一个存储单元的结构相同，下面结合图2以存储单元11为例进行介绍。存储单元11内设置多个场效应管，如场效应管M1、M2、M3、M4、M5、M6等，其中场效应管M1、M3为PMOS管，即低电平导通的场效应管，而场效应管M2、M4、M5、M6为NMOS管，即高电平导通的场效应管。当字线WL被选通后，存储单元11的数值，即二进制数0或者二进制数1可以从位线BL读出，其中位线BL读出的是该存储单元的数值，而位线BLb是互补信号，从位线BLb读取的数据是位线BL读出的数据的互补信号。例如，存储单元存储的数据为二进制数0，则从位线BL读出的数据是二进制数0，但从位线BLb读取的数据是二进制数1。

可见，现有的存储单元只有数据存储能力，即存储特定的电荷以表示高电平信号或者低电平信号，而没有数据运算的能。随着人工智能技术的发展，人工智能技术应用的算法越来越复杂，相应的，数据计算量也越来越大，在人工智能算法对计算数据量要求极大的情况下，处理器芯片的计算速度以及功耗的瓶颈已经不在是计算操作本身，而是将待计算的数据从存储单元，如SRAM传输至计算单元(如加法器、乘法器等)的过程，因该过程消耗了大部分时间和功耗，影响处理器芯片的计算速度，并导致处理器的计算功耗一直居高不下。

为此，现有的一些处理器芯片采用近内存计算的架构，例如将计算加速单元放置在SRAM附近，从而加快数据传输的速度、降低数据传输的功耗。然而，这种方式对处理器的数据计算速度提升有限，并且对处理器芯片内各个器件的布局带来严格的限制。

发明内容

本发明的主要目的是提供一种可以快速提高计算速度并降低计算功耗的存储运算电路模块。

本发明的另一目的是提供一种应用上述存储运算电路模块的处理器。