[发明专利]基于SIP技术的雷达回波信号采集电路芯片

权利要求书

1.一种基于SIP技术的雷达回波信号采集电路芯片，采用系统级封装，对外封装形式为焊球阵列封装，外壳为金属外壳，内部的电路基板为多层高密度带腔陶瓷电路基板，多层高密度带腔陶瓷电路基板的上表面设有焊盘，用于连接各功能芯片的裸芯片的引脚，基板上的内埋线路用于实现各焊盘间的电气连接，其特征在于，所述多层高密度带腔陶瓷电路基板为正方形，正方形基板的中间部分设有长宽相互对称的无顶长方形空腔，用于放置高度较高的裸芯片，将长方形空腔的底面称为第一层，将除去空腔的基板的上表面称为第二层，在基板第一层上安装和焊接有信号预处理模块，在基板第二层上安装和焊接有信号采集模块和时钟配置模块；

所述信号采集模块用于采集雷达回波信号，包括两片高速ADC采集芯片，第一片ADC芯片位于基板第二层的左上角，第二片ADC芯片位于基板第二层的左下角；所述信号预处理模块用于处理ADC芯片采集到的信号，包括一片FPGA、一片配置PROM、两片DDR3、4x高速串行总线接口以及用户I/O；FPGA位于基板第一层的正中间，配置PROM位于基板第一层的下方，第一片DDR3位于基板第一层的左上方，第二片DDR3位于基板第一层的右上方；所述时钟配置模块用于配置信号预处理模块和信号采集模块所需的时钟，包括第一时钟配置芯片A和第二时钟配置芯片B；第一时钟配置芯片A位于基板第二层右侧的中间位置，第二时钟配置芯片B位于基板第二层左侧的两片ADC芯片的中间；

FPGA与第一片ADC芯片通过JESD204B总线1相互连接，FPGA与第二片ADC芯片通过JESD204B总线2相互连接，FPGA与配置PROM通过SPI总线双向互联，FPGA与两片DDR3双向互联，第一时钟配置芯片A与FPGA双向互联，第一时钟配置芯片A与两片DDR3单向互联，第二时钟配置芯片B与FPGA双向互联，第二时钟配置芯片B与两片ADC芯片单向互联，各芯片的电气连接均通过基板上的焊盘和内埋线路实现；

所述FPGA通过读取配置PROM中固化好的程序，首先完成ADC、DDR3、时钟配置芯片以及用户I/O的初始化，然后对ADC芯片采集到的数据进行预处理，包括数字下变频、脉冲压缩，在对ADC采集到的数据做预处理的过程中将中间数据在DDR3中缓存，最后将预处理后的雷达回波数据通过4x高速串行总线接口进行输出传输，用于之后的雷达回波信号处理；所述用户I/O为FPGA上闲置的引脚，用于芯片的程序配置和电路的功能拓展。

2.根据权利要求1所述的一种基于SIP技术的雷达回波信号采集电路芯片，其特征在于，所述第一片ADC芯片对雷达回波信号的距离信息进行采集并转化为数字信号，然后将雷达回波距离信息的数字信号通过JESD204B总线1传输给FPGA进行预处理；所述第二片ADC芯片对雷达回波信号的速度信息进行采集并转化为数字信号，然后将雷达回波速度信息的数字信号通过JESD204B总线2传输给FPGA进行预处理。

3.根据权利要求1所述的一种基于SIP技术的雷达回波信号采集电路芯片，其特征在于，所述第一时钟配置芯片A与FPGA双向互联，与两片DDR3单向互联；FPGA通过控制总线1对第一时钟配置芯片A进行配置，第一时钟配置芯片A以从低速时钟端口输入的外部时钟源为基准，经过FPGA的初始化配置后，为FPGA提供系统时钟和高速串行总线接口时钟，为两片DDR3提供工作时钟；所述第二时钟配置芯片B与FPGA双向互联，与两片ADC芯片单向互联；FPGA通过控制总线2对第二时钟配置芯片B进行配置，第二时钟配置芯片B以从高速时钟端口输入的ADC采样时钟为基准，经过FPGA的初始化配置后，为两片ADC芯片以及相应的JESD204B总线提供工作时钟。

4.根据权利要求1所述的一种基于SIP技术的雷达回波信号采集电路芯片，其特征在于，所述FPGA、ADC、DDR3、配置PROM、时钟配置芯片、4x高速串行总线接口以及用户I/O通过系统级封装集成于封装内，对外封装形式为焊球阵列封装，外壳为金属外壳，内部的电路基板为多层高密度带腔陶瓷电路基板，封装尺寸为35mm×35mm×5mm。

5.根据权利要求1所述的一种基于SIP技术的雷达回波信号采集电路芯片，其特征在于，所述FPGA、ADC、配置PROM、DDR3、第一时钟配置芯片A和第二时钟配置芯片B的裸芯片均通过共晶焊接技术焊接到多层高密度带腔陶瓷电路基板上，然后采用引线键合技术与多层高密度带腔陶瓷电路基板上相应的焊盘连接，最后通过多层高密度带腔陶瓷电路基板上的内埋线路实现电气连接。