[发明专利]半导体元件及其制造方法

说明书

本公开提供一种半导体元件及其制造方法。该半导体元件包括：一半导体基底、一抑制层、多个接触插塞以及多个穿硅通孔。该抑制层设置在该半导体基底的上方；该接触插塞插入该抑制层内；该穿硅通孔从该半导体基底的一背表面延伸到一前表面，该前表面与该背表面相对，其中该穿硅通孔分别与该接触插塞接触。

相关申请的交叉引用

本公开主张2018/11/30申请的美国临时申请案第62/773,602号及2019/02/21申请的美国正式申请案第16/281,360号的优先权及益处，该美国临时申请案及该美国正式申请案的内容以全文引用的方式并入本文中。

技术领域

本公开涉及一种半导体元件及其制造方法，特别涉及一种互连结构的半导体元件及其制造方法。

背景技术

常规上将二维(2D)的方法应用于IC集成。为满足消费市场对功能和性能需求以及制造尺寸与成本的考量，促使半导体行业使用垂直三维(3D)的新IC封装，持续开发更具创新性的封装。

3D封装技术的一般优势包括外形尺寸小型化(减小尺寸和重量)，在单个封装中整合异构技术，用短垂直互连替换冗长的2D互连，以及降低功耗。

上文的“现有技术”说明仅提供背景技术，并未承认上文的“现有技术”说明披露本公开的标的，不构成本公开的现有技术，且上文的“现有技术”的任何说明均不应作为本公开的任一部分。

发明内容

本公开提供一半导体元件，包括：一半导体基底、一抑制层、多个接触插塞以及多个穿硅通孔。该抑制层设置在该半导体基底的上方；该接触插塞插入该抑制层内；该穿硅通孔从该半导体基底的一背表面延伸到一前表面，该前表面与该背表面相对，其中该穿硅通孔分别与该接触插塞接触。

在一些实施例中，该多个穿硅通孔中的每一个的一孔径在距该接触插塞的距离增加的位置处逐渐增加。

在一些实施例中，该半导体元件还包括环绕该接触插塞的一介电层。

在一些实施例中，该多个接触插塞中的每一个的一顶表面与该介电层的一上表面共面。

在一些实施例中，该半导体元件还包括设置在该半导体基底上方并且被该介电层围绕的一半导体部件。

在一些实施例中，该多个接触插塞中的每一个包括一第一导电插塞，设置在该介电层内；以及一第一阻挡层，设置在该第一导电插塞和该介电层之间。

在一些实施例中，该多个穿硅通孔中的每一个包括一第二导电插塞，设置在该半导体基底内；以及一第二阻挡层，设置在该半导体基底和该第二导电插塞之间。

在一些实施例中，该多个穿硅通孔中的每一个还包括设置在该第二阻挡层和该第二导电插塞之间的一种子层。

在一些实施例中，该多个穿硅通孔中的每一个的一端面与该后表面共面。

本公开另提供一种半导体元件的制造方法，包括：提供一半导体基底；在该半导体基底的上方设置一抑制层；在该抑制层内形成多个开口以暴露该半导体基底；在该抑制层和该开口内沉积一介电层；在该介电层内形成多个沟槽以暴露该半导体基底；在该沟槽内沉积一第一导电材料；在该半导体基内形成多个通孔以暴露该第一导电材料；以及在该通孔内沉积一第二导电材料。

在一些实施例中，该开口的一孔径小于该多个沟槽中的每一个的一孔径。

在一些实施例中，该多个通孔中的每一个通孔的一孔径在距该抑制层的距离增加的位置处逐渐增大。

在一些实施例中，该抑制层的部分暴露于该沟槽。