[发明专利]全自动锁定工作状态的高阻型鉴相器组环锁相环

说明书

本发明涉及全自动锁定工作状态的高阻型鉴相器组环锁相环。图1所示本发明的高阻型数字鉴相器内部电路方框图，其工作原理说明如下：初态后另一输入信号加入，如果高阻态输出电平不在电平窗口比较器内时由于标识5的输出为“1”，则cp有计数脉冲输入，调整DAC的输出电平值直至标识5的输出为“0”；此时由于cp无计数脉冲输入则DAC的输出电平值保持在一个固定的值上，最终通过LF的调整，将高阻态输出电平锁定在[V2,V1]内的同步工作状态。反之，高阻态输出电平在电平窗口比较器内时由于标识5的输出为“0”直接cp无计数脉冲输入，经过LF调整将高阻态输出电平维持在[V2,V1]内的同步工作状态。

技术领域

本发明针对各种不同类型及用途的高阻型数字鉴相器，提供一个含有全自动锁定工作状态控制环节电路的IC或者模块内部电路的设计方案。

本发明所涉及的内容与电路形式，其理论在现有发行刊物与书籍中并不存在，所依据的理论是发明者本人编写的专著《PLL设计的理论与应用》相关章节，例如第4.3节《环路滤波器LF充放电过程的解析》中相关内容，提出了一种全新概念全自动锁定工作状态的锁相环形式。

背景技术

本件技术是对专利申请号：2015106451273《全自动锁定工作状态的高阻型数字鉴相器》件中主要适用于边沿式鉴相器组环的锁相环作匹配于包括电平式在内所有的高阻型鉴相器组环锁相环作设计更改。

边沿式鉴相器的工作特征有实际工作的初始状态位于供电电源位置上，曳引过程属于单方向性的，每个鉴相器工作周期内仅有单脉冲输出。不同于边沿式鉴相器的电平式鉴相器工作特征有存在着实际工作的初始状态位于Vcc/2附近，整个曳引过程的每个鉴相器工作周期内为成对双向脉冲输出。

发明内容

在《全自动锁定工作状态的高阻型数字鉴相器》专利申请件中的技术上，匹配于本件技术对象电平式鉴相器新增的技术，包含了以下技术，记：

a.LF输出的高效滤波与时滞特性的LPF技术；

b.识别鉴相器初始工作状态的技术；

c.计数器计数状态控制技术。

定义与说明

高阻型数字鉴相器是指鉴相器处理的信号符合通用型数字集成电路输入信号规格要求的信号波形即具有“H”与“L”二种态值的信号形式，鉴相器的输出规格也符合通用型数字集成电路输出信号规格要求，输出信号不仅具有“H”与“L”二种态值，还具有高阻态输出的信号形式即输出信号电平依赖于输出端外接电路的结构、输出阻抗为高阻即屏蔽输出。鉴相器的输入输出信号间关系，作为适用于本件技术的一个对象鉴相器例如专利申请号：2015106979265《正交化高阻型数字鉴相器》中符合该鉴相器的设计定义式相关信号关系示例图为图1所示。

本专利申请文件中规定鉴相器中二个输入(端)信号记号为Wr与Wc，输出(端)信号记号为PD_O。图1中Wr有信号Wc无信号这种鉴相器的初态其实际工作电位为Vcc/2附近，一个鉴相器输出周期内输出信号属于双向成对信号，属于本件技术要处理的对象鉴相器中完全不同于《全自动锁定工作状态的高阻型数字鉴相器》中的鉴相器工作状态。

附图说明

图1是一个案例的正交化鉴相器设计定义式中相关信号关系示例图。

其中，测试法是指二个串联电阻其二端分别接鉴相器供电电源的二端，其中点接鉴相器的输出(端)PDo并作为测试电路的输出端，这就是测试法下鉴相器输出端的连接方法。

图2为《全自动锁定工作状态的高阻型数字鉴相器》中该件内部原理电路方框图，各个标识的器件说明具体以该件内容为准。

图3为本件中内部原理电路方框图