[发明专利]半导体装置的制造方法

说明书

半导体装置的制造方法包含形成从基底突出的鳍片，此鳍片具有多个牺牲层和多个通道层，其中牺牲层和通道层交替排列，从鳍片的通道区移除牺牲层的一部分，在已经移除牺牲层的一部分的区域中沉积间隔物材料，选择性地移除间隔物材料的一部分，借此露出鳍片的通道区中的通道层，其中间隔物材料的其他部分保留作为间隔物部件，以及形成栅极结构接合于露出的通道层。

技术领域

本发明实施例涉及半导体装置及其制造方法，且特别涉及多栅极半导体装置及其制造方法。

背景技术

半导体集成电路工业已经历快速的成长，随集成电路材料和设计上的技术进展产生了多个集成电路世代，每一个世代比先前的世代具有更小且更复杂的电路。在集成电路发展的过程中，随着几何尺寸(亦即利用制造工艺可以产生的最小元件或线)缩减的同时，功能密度(亦即每个芯片面积内互相连接的装置数量)通常也在增加。这种尺寸缩减的过程通常经由增加生产效率和降低伴随的成本来提供好处，这样的尺寸缩减也增加了集成电路的工艺和制造上的复杂度。

最近已经引入多栅极装置，其通过增加栅极–通道耦合、降低关闭状态电流和减少短通道效应(short-channel effects，SCEs)来努力改善栅极控制。已经引入的一种多栅极装置为栅极全环绕式(gate-all-around transistor GAA)晶体管，GAA装置的名称来自栅极结构，此栅极结构可以在通道区周围延伸，借此从两侧或四侧提供到通道的路径。GAA装置可以与传统的互补式金属氧化物半导体(complementary metal-oxide-semiconductor，CMOS)工艺相容，且其结构允许GAA装置在保持栅极控制和减少短通道效应(SCE)的同时，进行大幅度的尺寸缩减。在传统工艺中，GAA装置提供用堆叠的纳米层片(nanosheet)配置的通道，整合围绕堆叠的纳米层片的GAA部件的制造具有挑战性。例如，在堆叠的纳米层片GAA工艺流程中，内部间隔物的形成可以是降低电容及防止栅极堆叠与源极/漏极(S/D)区间的漏电流的重要工艺。然而，内部间隔物的未对准会给GAA装置带来不均匀性，并且可能会降低集成芯片的性能。因此，虽然目前的方法在许多方面令人满意，但是对于所产生的装置性能的挑战并非在全部方面都令人满意。

发明内容

根据一些实施例，提供半导体装置的制造方法。此方法包含形成从基底突出的鳍片，此鳍片具有多个牺牲层和多个通道层，其中牺牲层和通道层交替排列。此方法还包含从鳍片的通道区去除牺牲层的一部分，以及在已经去除了牺牲层的一部分的区域中沉积间隔物材料。此方法也包含去除间隔物材料的一部分，借此露出鳍片的通道区中的通道层，其中间隔物材料的其他部分保留作为间隔物部件。此方法还包含形成栅极结构接合于露出的通道层。

根据一些实施例，提供半导体装置的制造方法。此方法包含在半导体基底上形成第一类型和第二类型外延层的堆叠，第一类型和第二类型外延层具有不同的材料组成，且第一类型和第二类型外延层在垂直方向上交替设置。此方法还包含形成虚置栅极覆盖在通道区中上述堆叠的一部分，以及形成外部间隔物层覆盖虚置栅极的侧壁。此方法也包含移除虚置栅极以形成栅极沟槽，其中栅极沟槽露出外部间隔物层的两个相对侧壁。此方法还包含蚀刻栅极沟槽中的第二类型外延层，以及沿着外部间隔物层的两个相对侧壁在栅极沟槽中沉积介电层，并且围绕第一类型外延层。此方法还包含对外部间隔物层的两个相对侧壁之间的介电层的一部分进行处理工艺，其中处理工艺使用外部间隔物层作为处理掩模，以及去除介电层的上述部分，借此形成内部间隔物层。此方法也包含在栅极沟槽中形成栅极堆叠并围绕第一类型外延层。

根据一些实施例，提供多栅极半导体装置。此多栅极半导体装置包含从基底向上延伸的鳍片元件，以及在鳍片元件上方的栅极结构。此多栅极半导体装置也包含相邻于鳍片元件的外延源极/漏极(S/D)部件。此多栅极半导体装置还包含介于栅极结构与外延S/D部件之间的介电间隔物，其中介电间隔物面向栅极结构的侧壁表面在平行于基底的顶表面的平面中具有凸出形状，此凸出形状具有朝向栅极结构延伸的顶点。

附图说明