[发明专利]一种全比较的Lockstep处理器架构

权利要求书

1.一种全比较的Lockstep处理器架构，其特征在于，包括：总线级别同步的双处理器、处理器总线、挂载有存储器接口、外设接口的局部总线和局部总线接口；

处理器内总线接口实现处理器总线-局部总线时序转换，以及在处理器总线上进行同步，在局部总线上实现同步比较功能，并可根据处理器总线的奇偶校验位实现简单的错误恢复；该接口能够保证两个处理器总线上的地址数据保证同步、一致，实现处理器正常的访问外设，并保证访问的正确性；

局部总线接口通过时序转换实现处理器总线转换为局部总线，以便于局部总线访问内存或者其余外设；

存储器接口通过FPGA中的内存接口实现局部总线对同步DDR2的访问，并可以根据访问的ECC以及双处理器同步比较的结果进行简单的错误恢复，保证双DDR2中对读写数据一致；

其中，同步耦合的内存通过存储器接口访问，耦合的其余外设通过外设接口访问，局部总线由FPGA实现；

当处理器总线上出现不同步时，处理器总线的控制信号等待以达到同步，实现双处理器的同步运行；当处理器总线上传输地址或者数据不一致时，确定处理器运算或者外设发生错误，触发中断信号，同时向外发送故障指示信号，隔离故障。

2.根据权利要求1所述的Lockstep处理器架构，其特征在于，局部总线接口实现处理器总线到局部总线的数据交互，并进行同步比较；

双处理器在Lockstep架构下处理器总线相互同步，并转换为各自处理器的局部总线，对局部总线上的控制、地址、数据等信号进行同步比较；

其中，当同步比较结果表示比较一致时，双处理器的局部总线进行同步传输，当同步比较结果表示双处理器的局部总线比较不一致时，对外发送中断、错误指示与故障隔离信号，并进行故障处理。

3.根据权利要求2所述的Lockstep处理器架构，其特征在于，局部总线接口根据处理器总线本身的奇偶检验位以及同步比较结果进行简单的错误恢复，实现局部总线高完整性的同步比较访问。

4.根据权利要求1所述的Lockstep处理器架构，其特征在于，局部总线将处理器总线的数据地址进行传输，并转换为各种外设接口时序，以便于进行外设接口扩展，增加外设设备。

5.根据权利要求1所述的Lockstep处理器架构，其特征在于，内存为DDR2器件。

6.根据权利要求5所述的Lockstep处理器架构，其特征在于，内存接口实现双处理器各自的局部总线同步访问各自的DDR2，保证处理器以及其余设备通过局部总线同步访问DDR2，并可根据ECC校验DDR2的数据。

7.根据权利要求6所述的Lockstep处理器架构，其特征在于，如果仍存在ECC无法纠正的错误，内存接口根据双处理器的同步对比结果对访问数据进行简单的错误恢复，内存接口保证局部总线对DDR2的读写数据一致，并在发生简单错误时将将正确的数据写入DDR2或者读出，如果存在不可恢复的错误，内存接口能够发送中断、错误指示与故障隔离信号。

8.根据权利要求1-7任一项所述的Lockstep处理器架构，其特征在于，处理器是Lockstep处理器，处理器总线是Lockstep处理器总线。