[发明专利]一种多相并联DCDC电路及其芯片结构

说明书

本申请提供了一种多相并联DCDC电路及其芯片结构，用于降低环路运放EA单元和COMP的输出寄生，从而提高环路带宽，加快瞬态响应。本申请实施例多相并联DCDC电路包括：环路运放EA单元、N个输出级电路单元及M个驱动单元，其中，一个驱动单元对应至少一个输出级电路单元，输出级电路单元包括COMP及功率级电路，N为大于等于2的整数，M为小于等于N的整数；环路运放EA单元的输出端与驱动单元的输入端连接；驱动单元的输出端与对应的输出级电路单元中COMP的输入端连接，COMP的输出端与处于同一个输出级电路单元中的功率级电路的输入端连接；环路运放EA单元的输入端与所有功率级电路的输出端连接。

技术领域

本申请涉及电路领域，尤其涉及一种多相并联DCDC电路及其芯片结构。

背景技术

随着消费类电子产品的快速发展，对电子产品中电源管理集成电路(PowerManagement Integrated Circuit，PMIC)之中的集成电压调制器(Integraded VoltageRegulator，IVR)的需求和性能要求也越来越高。对IVR的输出带载能力也提出了更高的要求，主流趋势是通过多相并联DCDC电路方式实现带载能力的提升，同时，要求IVR对输出负载的瞬态跳变响应越快越好，常用的方法是提高IVR的开关频率或者增加环路带宽。

对于要求IVR的输出带载能力到达几十安培至几百安培的场景时，就需要并联的DCDC电路数目达到16相、32相或者更多相。如图1所示给出了一个4相并联降压式变换BUCK型的DCDC电路的原理框图，将一个误差放大器EA(ErrorAmplifier)的输出电压VEAOUT接到四个比较器COMP(Comparator)的负向端，各COMP的正向端分别接入预设的三角波信号VSAW，从而分别产生具有预定占空比的方波电压信号，通过由缓冲器BUF(Buffer)、两个三极管、输出电感L1、L2、L3及L4和输出电容C0组成的功率级电路，得到输出信号V0。以16相的并联BUCK为例，16相并联的BUCK理论上和4相并联BUCK一样，都是共用EA的输出。

在实际设计(layout)电路平面图(floorplan)时，一种方案是把EA的layout位置放在裸片(die)的正中心位置，而COMP为了减小到功率级电路的延迟，都是尽量摆放的靠近功率级电路，如图2所示，给出了用一个EA拓展到16相的layout floorplan，其中2相功率级电路为一组，一相功率级电路与一个COMP连接，并且COMP靠近对应的功率级电路。另一种方案如图3所示，把EA的layout位置放在die的正中心位置，16个COMP分别放置在EA的四周，而COMP通过长的走线接入到对应的一相功率级电路。

图2的方案中，按照一个4mm*4mm的die大小，意味着VEAOUT的走线需要走至少8mm长，对于EA的输出，layout走线越长，其上的寄生电容和电阻也就是越大，这样带来的寄生极点也就越低频，对于高环路带宽的设计是有很大的影响的，最终导致环路的瞬态响应变差。特别是并联的相位数量越大时，die的面积越大，EA的走线长度和寄生都会增加。图3的方案中，按照一个4mm*4mm的die大小，意味着每一个COMP的输出走线需要走至少2mm长，对于COMP的输出，layout走线越长，其上的寄生电容和电阻也就是越大，这样带来的寄生极点也就越低频，这样对于环路的延迟有很大的影响的，导致瞬态响应时过冲或过跌都增大，最终导致环路的瞬态响应变差。

发明内容

本申请提供了一种多相并联DCDC电路及其芯片结构，用于降低环路运放EA单元和COMP的输出寄生，从而提高环路带宽，加快瞬态响应。

本申请第一方面提供一种多相并联DCDC电路，包括：

环路运放EA单元、N个输出级电路单元及M个驱动单元，其中，一个驱动单元对应至少一个输出级电路单元，输出级电路单元包括COMP及功率级电路，N为大于等于2的整数，M为小于等于N的整数；

所述环路运放EA单元的输出端与驱动单元的输入端连接；