[发明专利]可改善时序的集成电路逻辑连接优化方法、系统及介质

说明书

本发明公开了一种可改善时序的集成电路逻辑连接优化方法、系统及介质，本发明的集成电路逻辑连接优化方法包括根据连接关系确定需要优化的各组逻辑单元，记录每一组逻辑单元中固定的逻辑单元a和在后的逻辑单元b之间的接口对应关系以及其中间连接的缓冲器buf和反相器inv的物理坐标；遍历各组这种逻辑单元，针对每一组这种逻辑单元，考虑其距离、相位和扇出将逻辑单元b的输入接口通过不同方式与逻辑单元a的输出接口相连，并将各组逻辑单元的连接方式形成工具可识别的命令逐条输出。本发明能够避免在做完逻辑连接优化后引入新的问题影响时序，能够达到改善时序的目的，能够减少在时序收敛迭代次数、避免在时序收敛过程中浪费大量时间。

技术领域

本发明涉及超大规模集成电路物理设计领域，具体涉及一种可改善时序的集成电路逻辑连接优化方法、系统及介质，用于时序及优化逻辑连接的物理位置以及扇出。

背景技术

随着集成电路的规模逐渐增大，芯片的复杂程度也有所增加，后期物理设计的流程耗时也有所增加，后期物理实现完成后，在对逻辑进行验证的过程中发现了逻辑上存在的小漏洞，为减少修改逻辑的工作量，这些漏洞可能通过修改现有网表来解决，无需耗费大量时间重做物理设计，由于修改时只考虑到了逻辑的正确性和逻辑单元本身的优化度，而没有考虑在物理实现上对时序的影响，从而导致时序变差。其次，在物理设计后期，可能工具对某些关键路径上的某些点的逻辑连接方式没有达到最优化的状态，基于现有的物理位置，部分逻辑连接方式可以稍作调整。因此，需要根据已有的物理位置和连接关系来进行进一步的优化。

发明内容

本发明要解决的技术问题：针对现有技术的上述问题，提供一种可改善时序的集成电路逻辑连接优化方法、系统及介质，本发明在比较单元的接口（pin）之间的距离远近的同时兼顾固有单元的扇出，通过分析物理位置关系的方式兼顾固有单元扇出量，将设计中关键路径上的某些不合理的逻辑连接方式进行优化，能够避免在做完逻辑连接优化后引入新的问题影响时序，能够达到改善时序的目的，能够减少在时序收敛迭代次数、避免在时序收敛过程中浪费大量时间。

为了解决上述技术问题，本发明采用的技术方案为：

一种可改善时序的集成电路逻辑连接优化方法，实施步骤包括：

1）根据连接关系确定需要优化的各组逻辑单元，记录每一组逻辑单元中固定的逻辑单元a和在后的逻辑单元b之间的接口对应关系以及其中间连接的缓冲器buf和反相器inv的物理坐标；

2）遍历各组这种逻辑单元，针对每一组这种逻辑单元，考虑其距离、相位和扇出将逻辑单元b的输入接口通过不同方式与逻辑单元a的输出接口相连，并将各组逻辑单元的连接方式形成工具可识别的命令逐条输出。

优选地，步骤1）根据连接关系确定需要优化的各组逻辑单元时，需要优化的各组逻辑单元的判断条件满足条件为：针对该组逻辑单元中固定的逻辑单元a和在后的逻辑单元b，逻辑单元a的位置和前级逻辑连接关系需保持不变，而逻辑单元a的输出接口之后连接了多级的缓冲器buf或反相器inv，在逻辑正确且不加缓冲器buf或反相器inv的情况下，逻辑单元a的输出接口与逻辑单元b的输入接口相连，但由于物理位置或扇出等原因导致其直接连接会造出时序违反。

优选地，步骤2）中考虑其距离、相位和扇出将逻辑单元b的输入接口通过不同方式与逻辑单元a的输出接口相连时包括下述情形：如果逻辑单元a的输出端和逻辑单元b的输入端相位一致，且逻辑单元a的输出端以及其后缓存器buf的输出端扇出量小于最大扇出量约束值，则分别比较逻辑单元a的输出接口、逻辑单元a后面连接的等价缓存器buf的输出接口和逻辑单元b的输入接口的物理位置的物理位置距离远近，且选择和逻辑单元b的输入接口的物理位置距离最近的接口与逻辑单元b的输入接口相连。