[发明专利]一种抗总剂量SOI集成电路器件结构的实现方法在审
| 申请号： | 201910411177.3 | 申请日： | 2019-05-17 |
| 公开（公告）号： | CN110098112A | 公开（公告）日： | 2019-08-06 |
| 发明（设计）人： | 廖永波;黄德;李平;刘承鹏;徐博洋;刘涛 | 申请（专利权）人： | 电子科技大学 |
| 主分类号： | H01L21/265 | 分类号： | H01L21/265;H01L21/324;H01L29/06 |
| 代理公司： | 暂无信息 | 代理人： | 暂无信息 |
| 地址： | 611731 四川省成*** | 国省代码： | 四川;51 |
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| 摘要： | |||
| 搜索关键词： | 总剂量 寄生泄漏电流 研究技术领域 阈值电压漂移 辐照 辐照器件 工艺步骤 快速退火 器件结构 淀积 光刻 减小 刻蚀 离子 兼容 | ||
【权利要求书】：
1.一种抗总剂量SOI集成电路器件结构的工艺实现方法，其特征在于，在传统SOI器件基础上，通过增加额外的一次离子注入、快速退火的工艺步骤得到本发明中的抗总剂量SOI器件结构。
2.如权利要求1所述的增加的额外的离子注入和快速退火工艺步骤，其特征在于，在源极有源区下方，通过离子注入形成很薄的和沟道区域掺杂类型相同的掺杂区域，通过控制离子注入的能量、剂量和角度，以及快速退火的温度和时间，就可以得到抗总剂量的SOI器件结构，此区域的形成与传统SOI工艺兼容，只需增加一次注入，也不会增加版图面积。
3.如权利要求1所述的增加的额外的离子注入和快速退火工艺步骤，其特征在于，可以消除SOI顶层硅底部的寄生MOS管，可以有效减小泄漏电流和阈值电压漂移，从而有效提高SOI器件的抗总剂量性能。
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H01L21-00 专门适用于制造或处理半导体或固体器件或其部件的方法或设备
H01L21-02 .半导体器件或其部件的制造或处理
H01L21-64 .非专门适用于包含在H01L 31/00至H01L 51/00各组的单个器件所使用的除半导体器件之外的固体器件或其部件的制造或处理
H01L21-66 .在制造或处理过程中的测试或测量
H01L21-67 .专门适用于在制造或处理过程中处理半导体或电固体器件的装置；专门适合于在半导体或电固体器件或部件的制造或处理过程中处理晶片的装置
H01L21-70 .由在一共用基片内或其上形成的多个固态组件或集成电路组成的器件或其部件的制造或处理；集成电路器件或其特殊部件的制造
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