[发明专利]具有内部读取-修改-写入操作的存储部件

说明书

一种存储部件包括：存储体；以及命令接口，用于接收读取‑修改‑写入命令，具有表示存储体中的位置的相关联的读取地址并且在从接收读取‑修改‑写入命令的时间开始发生可调的延迟周期之后从由读取地址表示的存储体中的位置访问读取数据或者重叠多个读取‑修改‑写入命令。存储部件还包括：数据接口，用于接收与读取‑修改‑写入命令相关联的写入数据；以及错误校正电路，用于将接收的写入数据与读取数据合并以形成合并数据并将合并数据写入由读取地址表示的存储体中的位置。

本申请是国际申请号为PCT/US2014/057040、国际申请日为2014年9月23日、中国国家申请号为201480042800.8的发明专利申请的分案申请。

相关申请

本申请要求2013年9月24日提交的美国临时申请第61/881,869号的权益，在此通过参考将该临时申请的全部内容引入。

附图说明

在附图中，通过示例而不限制地示出本公开。

图1是示出根据实施例的包括具有内部读取-修改-写入操作的存储部件的计算系统的框图。

图2是示出根据实施例的具有内部读取-修改-写入操作的存储部件的框图。

图3是示出根据实施例的利用一列循环间隔的延迟对存储部件中的读取-修改-写入操作进行的延迟读取访问的定时图。

图4是示出根据实施例的利用两列循环间隔的延迟对存储部件中的读取-修改-写入操作进行的延迟读取访问的定时图。

图5是示出根据实施例的存储部件中的两个读取-修改-写入操作的重叠的定时图。

图6是示出根据实施例的存储部件中的三个读取-修改-写入操作的重叠的定时图。

图7是示出根据实施例的对存储部件中的读取-修改-写入操作的延迟读取访问的流程图。

图8是示出根据实施例的存储部件中的重叠读取-修改-写入操作的流程图。

图9是示出根据实施例的具有用于每对存储体的专用错误检测和校正电路的存储部件的框图。

具体实施方式

描述用于存储部件的读取-修改-写入操作的实施例。在所描述的实施例中，读取-修改-写入操作是在同一操作期间自动地读取存储位置并将新值写入该存储位置的部件内部存储操作。写入存储位置的新值可以是完全的新值(例如，从存储控制器接收)或者可以是从存储位置读取的先前值的一些函数。读取-修改-写入操作通常可用于防止多线程应用中的竞争条件，并且可用于非阻塞同步等。

在一个实施例中，存储部件(例如，动态随机存取存储器(DRAM))包括存储单元的一个或多个存储体(bank)。每个存储体都可以包括若干存储单元，存储客户端数据可存储在其中。存储体中的每个单元可以通过存储地址来识别。存储部件外的存储控制器部件可代表存储客户端向存储部件发送命令。这些命令例如可以包括读取-修改-写入命令。在一个实施例中，本文使用的“部件”是指在单个芯片或裸片上实施的电路或设备。在其他实施例中，各个部件可以堆叠或利用其他裸片密封，然而每个部件本身是单个裸片。

在一个实施例中，存储部件包括两个或更多个双向数据总线。全局总线(G)可用于传送存储部件内的数据，诸如在数据接口与一个或多个存储体之间。数据总线(DQ)可用于传送来自存储部件的数据，诸如在存储部件的接口与存储控制器之间。当在存储部件中执行读取-修改-写入操作时，全局总线和数据总线根据数据是写入存储部件的存储体还是从存储体读取出来而在相对方向上使用。这会导致读取和写入信号的干扰，这可以被称为阻塞。为了避免阻塞，全局和数据总线的数据流的方向根据读取-修改-写入操作的当前相位而改变。然而，存在与改变这些总线的方向相关联的周转时间，这会不利地影响存储部件的性能。如果作为读取-修改-写入操作的一部分执行内部错误校正，则会进一步降低性能。