[发明专利]延迟电路和包括该延迟电路的半导体装置

说明书

本申请公开了延迟电路和包括该延迟电路的半导体装置。该延迟电路包括：第一延迟锁定环，其包括与时钟信号输入端连接的且包含第一组延迟单元的第一延迟链，并且第一组延迟单元中的一个第一延迟单元被配置为向外部输出第一延迟信号；第二延迟锁定环，其包括与时钟信号输入端连接的且包含相互连接的第二组延迟单元和第三组延迟单元的第二延迟链，并且第二组延迟单元中的与上述第一延迟单元对应的一个第二延迟单元被配置为向外部输出第二延迟信号，这三组延迟单元的延迟时间各不相同，并且第一组延迟单元的延迟时间大于第三组延迟单元的延迟时间。通过本申请提供的技术方案，可以减小不同延迟锁定环所输出的延迟信号之间的延迟时间差。

技术领域

本申请涉及集成电路技术领域，特别涉及延迟电路和包括该延迟电路的半导体装置。

背景技术

本部分的描述仅提供与本申请公开相关的背景信息，而不构成现有技术。

基于游标法的时间数字转换器(TDC)可以实现小于门电路的延迟时间的量化时间精度， 因此，其在高精度的时间测量系统中得到广泛应用。基于游标法的TDC的基本原理如图1 所示，这两路时钟信号的时间差为T＝(n1-n2)*T1+n2*(T1-T2)，其中，T1和T2分别为第一时 钟信号和第二时钟信号的周期，并且T1大于T2，n1和n2分别为这两路时钟信号的相位一 致时的计数。这两路时钟信号都可以通过延迟电路实现。

现有技术中的延迟电路通常包括快延迟锁定环(DLL)、慢DLL、鉴频鉴相器(PFD)和电荷泵(CP)等，如图2所示。其中，快DLL和慢DLL均包括相同的多个延迟单元，其 可以用于根据所接收的时钟信号产生对应的延迟信号。PFD可以用于判断快DLL和慢DLL 中的延迟单元输出的延迟信号与时钟信号(CLK)的频率/相位差别，并控制CP调整参考电 压V_CTRLF和V_CTRLS以及调整延迟单元的延迟时间，直至时钟信号和延迟信号的频率和相位达 到一致，即形成锁定，此时参考电压V_CTRLF与V_CTRLS保持恒定。当快DLL与慢DLL均被锁 定时，二者所输出的延迟信号之间的延迟时间差为其中，T_S和T_F分别为慢DLL和快DLL中的延迟单元输出的延迟时间，T_CLK为时钟信号的周 期，N为延迟单元的个数。

在实现本申请的过程中，发明人发现现有技术中至少存在如下问题：

为了减小延迟时间差，通常需要增加延迟单元的个数，这将会占用较大的芯片面积。而 且，受限于集成电路制造工艺等因素，延迟单元存在最小延迟时间，所以如果为了实现最小 的延迟时间差，则会增大集成电路制造工艺的难度。

发明内容

本申请实施例的目的是提供一种延迟电路和包括该延迟电路的半导体装置，以减小不同 延迟锁定环所输出的延迟信号之间的延迟时间差。

为了解决上述技术问题，本申请实施例提供了一种延迟电路，该延迟电路可以包括：

第一延迟锁定环，其包括与时钟信号输入端连接的且包含第一组延迟单元的第一延迟 链，并且所述第一组延迟单元中的一个第一延迟单元被配置为向外部输出第一延迟信号；以 及

第二延迟锁定环，其包括与所述时钟信号输入端连接的且包含相互连接的第二组延迟单 元和第三组延迟单元的第二延迟链，并且所述第二组延迟单元中的与输出所述第一延迟信号 的所述第一延迟单元对应的一个第二延迟单元被配置为向外部输出第二延迟信号，

其中，所述第一组延迟单元、所述第二组延迟单元以及所述第三组延迟单元的延迟时间 各不相同，并且所述第一组延迟单元的延迟时间大于所述第三组延迟单元的延迟时间。