[发明专利]均衡存储器件的误码率的方法

说明书

提供了一种存储器件的误码率均衡方法。当将包括信息数据和所述信息数据的奇偶校验位的码字写入存储器单元阵列时，所述存储器件根据存储器单元的电阻分布特性选择性地执行纠错码(ECC)交织操作。在根据一个示例的ECC交织操作中，包括信息数据的ECC扇区被划分为第一ECC子扇区和第二ECC子扇区，所述第一ECC子扇区被写入具有高误码率(BER)的第一存储区域的存储器单元，并且第二ECC子扇区被写入具有低BER的第二存储区域的存储器单元。

相关申请的交叉引用

本申请要求于2018年6月7日在韩国知识产权局提交的韩国专利申请第10-2018-0065658号的权益，以及于2019年3月20日在美国专利和商标局提交的美国专利申请第16/358,884号的权益，其公开内容通过引用整体并入本文。

背景技术

本发明构思涉及非易失性存储器件，更具体地，涉及能够经由误码率(BER)均衡来减轻纠错电路的负担的存储器件、其操作方法以及包括该存储器件的存储器系统。

非易失性存储器件可以包括电阻型存储器，例如相变RAM(PRAM)、电阻RAM(RRAM)和磁阻RAM(MRAM)。电阻型存储器使用基于用于存储数据的可变电阻器的、由电阻状态代表的可变电阻器作为存储器单元。用于形成电阻型存储器的材料通常具有根据电流或电压的大小和/或方向而变化的电阻值，并且通常具有非易失性特性，使得即使当电流或电压被切断时电阻值也保持恒定。

然而，可变电阻器的电阻值会取决于其在PRAM存储器单元阵列中的位置而变化，因此误码率(BER)会取决于储存了数据的PRAM存储器单元的物理位置而变化。在读取操作期间，纠错码(ECC)电路可以检测从PRAM读取的数据的误码，并且可以纠正检测到的误码以获得无错误数据。但是，可以由ECC电路纠正的错误位数是有限的。因此，当检测到的误码的数量在纠正能力内时，电阻型存储器将在ECC电路纠正误码之后对具有误码的数据执行重写(并因此存储没有误码的数据))以避免在数据中发生进一步的误码(这将超出ECC电路的纠正能力)。另一方面，当检测到的错误位的数量超过纠正能力时，ECC电路不能纠正检测到的误码。因为在ECC电路进行这种位纠错之后具有大量误码的数据将会被重写在存储器中，所以存储器中的BER不平衡可能在保持在存储器中的数据中造成很大的负担。

发明内容

本发明构思提供了一种能够通过误码率均衡来减轻纠错电路的负担的存储器件、其操作方法以及包括该存储器件的存储器系统。在一些示例中，当将包括信息数据以及信息数据的奇偶校验位的码字写入存储器单元阵列时，存储器件根据存储器单元的电阻分布特性选择性地执行纠错码(ECC)交织操作。在根据一个示例的ECC交织操作中，包括信息数据的ECC扇区被划分为第一ECC子扇区和第二ECC子扇区，第一ECC子扇区被写入具有高误码率(BER)的第一存储区域的存储器单元，并且第二ECC子扇区被写入具有低BER的第二存储区域的存储器单元。

在一些示例中，存储器件包括包含多个存储器片(tile)的存储器单元阵列，其中每个存储器片包括多条字线和多条位线；以及控制电路，被配置为控制包括要写入存储器单元阵列的信息数据以及信息数据的奇偶校验位的码字。控制电路还被配置为将包括信息数据的纠错码(ECC)扇区划分为至少两个ECC子扇区，并控制至少两个ECC子扇区中的一个被写入具有高误码率的第一存储区域，以及至少两个ECC子扇区中的另一个被写入具有低误码率的第二存储区域，并且写入第一存储区域的信息数据和写入第二存储区的信息数据的误码率被均衡。

在一些示例中，存储器系统包括多个存储器芯片；以及存储器控制器，被配置为通过对要写入多个存储器芯片的信息数据进行编码来生成奇偶校验位，生成包括信息数据和奇偶校验位的码字，并将生成的码字提供给多个存储器芯片。存储器控制器还被配置为将包括信息数据的纠错码(ECC)扇区划分为至少两个ECC子扇区，并控制至少两个ECC子扇区中的一个被写入到具有高误码率的第一存储区域，以及至少两个ECC子扇区中的另一个被写入具有低误码率的第二存储区域，以及写入第一存储区域的信息数据和写入第二存储区的信息数据的误码率被均衡。