[发明专利]基于最大延时子链与最小延时子链级联的APUF电路

权利要求书

1.基于最大延时子链与最小延时子链级联的APUF电路，其特征在于：

所述APUF电路，包括：阶跃信号产生器模块、上通路电路模块、下通路电路模块和仲裁器模块，其中，上通路电路模块为由最大延时子链和最小延时子链级联构成的上通路(X)，下通路电路模块为由最大延时子链和最小延时子链级联构成的下通路(Y)；

阶跃信号产生器模块向上通路电路模块、下通路电路模块同时提供阶跃信号，仲裁器模块接收经上通路(X)传输的阶跃信号和经下通路(Y)传输的阶跃信号，仲裁器模块比较上下两通路输出信号的快慢，当上通路(X)的输出信号比下通路(Y)的输出信号先到达时，仲裁器输出1，否则输出0，仲裁器模块的输出结果为APUF电路的输出信号；

最大延时子链的电路结构与标准APUF电路结构一致，包含延时子链、仲裁器，其中，延时子链由n级延时单元串联组成，每级延时单元有上输入端口、下输入端口、上输出端口、下输出端口和激励输入端口，延时子链构成信号的第一通路(A)和第二通路(B)，仲裁器为与门，上升沿的阶跃信号同时输入到延时子链的第一通路(A)和第二通路(B)，并最终输出到仲裁器，当延时子链的第一通路(A)和第二通路(B)的输出信号全变为1时，即当最慢的一个阶跃信号到达仲裁器时，仲裁器的输出才会为1，即最大延时子链才会将输出置1，此时，最大延时子链的整体延时为第一通路(A)和第二通路(B)中的最大延时；

最小延时子链的电路结构与标准APUF电路结构一致，包含延时子链、仲裁器，其中，延时子链由n级延时单元串联组成，每级延时单元有上输入端口、下输入端口、上输出端口、下输出端口和激励输入端口，延时子链构成信号的第三通路(C)和第四通路(D)，仲裁器为或门，上升沿的阶跃信号同时输入到延时子链的第三通路(C)和第四通路(D)，并最终输出到仲裁器，当延时子链的第三通路(C)和第四通路(D)中任意一路信号变为1时，即当最快的一个阶跃信号到达仲裁器时，仲裁器的输出都会为1，即最小延时子链才会将输出置1，此时，最小延时子链的整体延时为第三通路(C)和第四通路(D)中的最小延时。

2.根据权利要求1所述的基于最大延时子链与最小延时子链级联的APUF电路，其特征在于：所述上通路电路模块中，阶跃信号的传输路径有两种：第一种路径是先通过最大延时子链再通过最小延时子链，第二种路径是先通过最小延时子链再通过最大延时子链。

3.根据权利要求1所述的基于最大延时子链与最小延时子链级联的APUF电路，其特征在于：所述下通路电路模块中，阶跃信号的传输路径有两种：第一种路径是先通过最大延时子链再通过最小延时子链，第二种路径是先通过最小延时子链再通过最大延时子链。

4.根据权利要求1所述的基于最大延时子链与最小延时子链级联的APUF电路，其特征在于：上通路电路模块中级联的最大延时子链数量与最小延时子链数量相同，下通路电路模块中级联的最大延时子链数量与最小延时子链数量相同；并且，上通路电路模块中级联的延时子链的总数量与下通路电路模块中级联的延时子链的总数量相同。

5.根据权利要求1所述的基于最大延时子链与最小延时子链级联的APUF电路，其特征在于：仲裁器模块使用D触发器。