[发明专利]可变格式、可变稀疏矩阵乘法指令

权利要求书

1.一种处理器，包括：

提取和解码电路，用于提取和解码可变格式、可变稀疏矩阵乘法(VFVSMM)指令，所述指令具有的字段指定分别具有(M×K)、(K×N)和(M×N)个元素的A、B和C矩阵的位置；以及

执行电路，该执行电路用于：在以密集-密集模式操作的情况下，响应于经解码的VFVSMM指令，将所述A矩阵的每一行与后续行错开路由到具有(M×N)个处理单元的处理阵列的相应行中，并将所述B矩阵的每一列与后续列错开路由到所述处理阵列的相应列中，并且

其中，所述(M×N)个处理单元中的每一个处理单元用于生成分别从所述A矩阵和所述B矩阵接收的匹配的A矩阵元素和B矩阵元素的K个乘积，当所述B矩阵元素具有与所述A矩阵元素的列地址相同的行地址时，匹配存在；并且所述处理单元用于将每个所生成的乘积与所述C矩阵的相应元素累加，所述C矩阵的所述相应元素具有与所述处理单元在所述处理阵列中的相对位置相同的相对位置。

2.根据权利要求1所述的处理器，其中，所述B矩阵仅包括逻辑上包括(K×N)个元素的稀疏矩阵的非零元素，每个元素包括指定其逻辑行和列地址的字段；

其中，所述执行电路用于：在以密集-稀疏模式操作的情况下，响应于经解码的VFVSMM指令，将所述A矩阵的每一行与后续行错开路由到所述处理阵列的相应行中，并将所述B矩阵的每一列路由到所述处理阵列的相应列中，并且

其中，所述(M×N)个处理单元中的每一个处理单元在以所述密集-稀疏模式操作的情况下用于：

确定在所述B矩阵元素的逻辑行地址和所述A矩阵元素的列地址之间是否存在地址匹配；并且

当存在匹配时，生成所述乘积，并且当不存在匹配时，在所述A矩阵元素的列地址大于所述B矩阵元素的逻辑行地址时保持所述A矩阵元素并使所述B矩阵元素通过，否则，保持所述B矩阵元素并使所述A矩阵元素通过。

3.根据权利要求1所述的处理器，

其中，所述A矩阵和所述B矩阵是稀疏矩阵，分别仅包括逻辑(M×K)和(K×N)矩阵的非零元素，每个元素包括指定其逻辑行和列地址的字段；并且

其中，所述执行电路用于：在以稀疏-稀疏模式操作的情况下，响应于经解码的VFVSMM指令，将所述A矩阵的每一行路由到所述处理阵列的相应行中，并将所述B矩阵的每一列路由到所述处理阵列的相应列中，

并且

其中，所述(M×N)个处理单元中的每一个处理单元在以所述稀疏-稀疏模式操作的情况下用于：

确定在所述A矩阵元素的逻辑列地址与所述B矩阵元素的逻辑行地址之间是否存在匹配；并且

当存在匹配时，生成所述乘积，并且当不存在匹配时，在所述A矩阵元素的逻辑列地址大于所述B矩阵元素的逻辑行地址时保持所述A矩阵元素并使所述B矩阵元素通过，否则，保持所述B矩阵元素并使所述A矩阵元素通过。

4.根据权利要求1至3中任一项所述的处理器，其中所述执行电路用于以每个时钟周期一个元素的速率路由所述A矩阵的每一行和所述B矩阵的每一列，并且将每个后续行和后续列错开一个时钟周期，并且其中所述(M×N)个处理单元中的每一个处理单元用于基于时钟周期和所述处理单元在所述处理阵列中的相对位置来推断每个接收到的A矩阵和B矩阵元素的行和列地址。

5.根据权利要求1至3中任一项所述的处理器，其中，当不存在匹配时，所述(M×N)个处理单元中的每一个处理单元还用于生成保持请求并在被保持的数据元素的上游方向上发送所述保持请求，并且生成保持通知并在被保持的数据元素的下游方向上发送所述保持通知。

6.根据权利要求1至3中任一项所述的处理器，其中，所述执行电路在使数据元素通过时将该数据元素向下游广播到两个或更多个处理单元。

7.根据权利要求1至3中任一项所述的处理器，其中，所述矩阵乘法指令还用于指定所述A、B和C矩阵的每个数据元素的数据元素大小，所述数据元素大小作为指令操作数或者作为操作码的一部分而被指定。