[发明专利]非易失性存储器及其制造方法

说明书

本发明提供一种非易失性存储器及其制造方法，所述非易失性存储器具有存储单元。存储单元包括源极区与漏极区、选择栅极、虚拟选择栅极、浮置栅极、抹除栅极、控制栅极。选择栅极设置于源极区与漏极区之间的基底上。浮置栅极设置于选择栅极与源极区之间的基底上，且浮置栅极的顶部两侧具有对称的转角部，高度低于选择栅极的高度，抹除栅极设置于源极区上，且抹除栅极包覆源极侧的转角部。控制栅极设置于抹除栅极与浮置栅极上。

技术领域

本发明涉及一种半导体元件及其制造方法，尤其涉及一种非易失性存储器及其制造方法。

背景技术

非易失性存储器由于具有可多次进行涉及的存入、读取、抹除等动作，且存入的涉及在断电后也不会消失的优点，已广泛采用在个人电脑和电子设备。

典型的一种非易失性存储器设计成具有堆叠式栅极(Stack-Gate)结构，其中包括依序设置于基底上的穿隧氧化层、浮置栅极(Floating gate)、闸间介电层以及控制栅极(Control Gate)。对此非易失性存储器元件进行程序化或抹除操作时，分别于源极区、漏极区与控制栅极上施加适当电压，以使电子注入多晶硅浮置栅极中，或将电子从多晶硅浮置栅极中拉出。

在非易失性存储器的操作上，通常浮置栅极与控制栅极之间的栅极耦合率(Gate-Coupling Ratio，GCR)越大，其操作所需的工作电压将越低，而非易失性存储器的操作速度与效率就会大大的提升。其中增加栅极耦合率的方法，包括了增加浮置栅极与控制栅极间的重叠面积(Overlap Area)、降低浮置栅极与控制栅极间的介电层的厚度、以及增加浮置栅极与控制栅极之间的闸间介电层的介电常数(Dielectric Constant；k)等。

在非易失性存储器的操作上，通常栅极电阻越小，非易失性存储器的操作速度就会大大的提升。其中降低栅极电阻的方法，包括了使用金属硅化物或金属栅极等。

然而，随着积体电路正以更高的集积度朝向小型化的元件发展，所以必须缩小非易失性存储器的存储单元尺寸以增进其集积度。其中，缩小存储单元的尺寸可通过减小存储单元的栅极长度与位线的间隔等方法来达成。但是，栅极长度变小会缩短了穿隧氧化层下方的通道长度(Channel Length)，容易造成漏极与源极间发生不正常的电性贯通(PunchThrough)，如此将严重影响此存储单元的电性表现。而且，在程序化及或抹除存储单元时，电子重复穿越过穿隧氧化层，将耗损穿隧氧化层，导致存储器元件可靠度降低。

发明内容

本发明提供一种非易失性存储器及其制造方法，可以低操作电压操作，进而增加半导体元件的可靠度。

本发明提供一种非易失性存储器及其制造方法，可以降低栅极电阻，进而增加半导体元件的操作速度。

本发明提供一种非易失性存储器及其制造方法，可以提高元件的积集度。

本发明提出一种非易失性存储器，其具有第一存储单元，第一存储单元设置于基底上。第一存储单元包括源极区与漏极区、选择栅极、虚拟选择栅极、浮置栅极、抹除栅极、控制栅极、穿隧介电层、抹除闸介电层、选择闸介电层、绝缘层及闸间介电层。源极区与漏极区分别设置基底中。选择栅极设置于源极区与漏极区之间的基底上。虚拟选择栅极设置于基底与抹除栅极之间。浮置栅极设置于选择栅极与源极区之间的基底上，浮置栅极的顶部具有对称的二转角部，且浮置栅极的高度低于选择栅极的高度。抹除栅极设置于源极区上，并包覆浮置栅极的源极侧的转角部。控制栅极设置于抹除栅极与浮置栅极上。穿隧介电层设置于浮置栅极与基底之间。抹除闸介电层设置于抹除栅极与浮置栅极之间。选择闸介电层设置于选择栅极与基底之间。绝缘层设置于选择栅极与浮置栅极之间。闸间介电层设置于控制栅极与浮置栅极之间以及控制栅极与抹除栅极之间。

在本发明的一实施例中，上述非易失性存储器还包括第二存储单元。第二存储单元设置于基底上。第二存储单元的结构与第一存储单元的结构相同，且第二存储单元与第一存储单元成镜像配置，共用源极区或漏极区。