[发明专利]一种基于关键路径复制的电路最高工作频率测试方法

说明书

本发明公开了一种基于关键路径复制的电路最高工作频率测试方法，具体步骤如下：步骤1，利用EDA工具对目标系统进行静态时序分析，确定关键路径；步骤2，将步骤1确定的关键路径进行复制，得到复制的时序路径；步骤3，将经步骤2复制得到的时序路径进行信号钳位；步骤4，将步骤3中进行信号钳位后的时序路径进行高低频率测试；本发明主要用来测试电路的最高工作频率，在电路调节为不同频率的工作模式下，通过检查复制时序电路输入信号上升沿和延迟相位检查信号下降沿的相位差与时钟周期的关系，便能得出电路的临界工作频率。

技术领域

本发明属于电路物理技术领域，涉及一种基于关键路径复制的电路最高工作频率测试方法。

背景技术

随着半导体技术的不断发展，系统设计者对于芯片的性能要求越来越高，高性能，低功耗成为了电路设计者的设计目标。为了实现更高的性能，芯片设计者在进行电路设计时要使用更小的工艺尺寸来实现电路的物理设计。特征尺寸的缩小为电路设计带来了多个方面的影响，一方面，更小的工艺尺寸使得晶圆上所制造的芯片的个数增多，而且芯片的工作频率和集成度也随特征尺寸的缩小而逐步提高；另一方面，工艺尺寸的缩小对集成电路制造技术，尤其是光刻技术提出了更高的要求，不断降低的工艺尺寸使得互连线的间距越来越小，互连线间的计生效应更加明显，使得传输线上的信号产生畸变和延时，严重制约了芯片的性能。工艺厂商在生产集成电路时，不可避免地会产生工艺偏差，在较大的特征尺寸下，工艺偏差的影响并不明显，而随着特征尺寸的不断缩小，工艺偏差对设计的影响越来越大。

鉴于此，针对工艺偏差的研究已经在晶圆之间，晶圆内部的模型与机理，工艺优化等方面取得了一些成果。IBM公司研究了在32nm工艺节点以下工艺偏差对阈值电压的影响，英特尔设计了一款80核的实验芯片，通过动态配置和调度每个核，可以降低工艺偏差对系统性能和效率的影响。在时序测量发面，构建反相器震荡环是目前最常采用的方法，通过测量振荡频率可以间接地测量基本电路单元的传输延时的平均值。该方法实现简单，在工艺开发阶段有着广泛应用，但是这种方法有一些不足，该方法测量所得到的数据是基本电路单元的传输延时的平均值，无法测量单个基本单元电路的时序参数，无法测量基本单元之间的偏差，但工艺的进步使得片内随机偏差成为影响电路时序非常重要的因素。设计者在前期设计电路时，会设计一个电路的理想工作频率，而受工艺偏差影响后，电路的工作速度无法达到原设计速度，如何在芯片工作不出现逻辑错误的情况下测试出其受工艺偏差影响后的最快的工作频率，成为现如今研究工艺偏差影响的一个热点问题。

发明内容

本发明的目的是提供一种基于关键路径复制的电路最高工作频率测试方法，相较于传统机台测试，能够提高测试速度，减少测试时间。

本发明所采用的技术方案是，一种基于关键路径复制的电路最高工作频率测试方法，具体步骤如下：

步骤1，利用EDA工具对目标系统进行静态时序分析，确定关键路径；

步骤2，将步骤1确定的关键路径进行复制，得到复制的时序路径；

步骤3，将经步骤2复制得到的时序路径进行信号钳位；

步骤4，将步骤3中进行信号钳位后的时序路径进行高低频率测试。

本发明的特点还在于：

其中步骤1具体包括：利用EDA工具对目标系统进行静态时序分析，得到关键路径上标准单元的延迟和连接信息。

其中步骤2具体包括：对关键路径的标准单元的延迟和连接信息进行完整复制，然后调整单元间导线电容使其大于原路径中的导线电容，确保复制的时序路径的延迟不小于原路径延迟。

其中步骤3具体包括：将复制得到的时序路径进行信号钳位，标出关键路径的输入端口，将除关键路径的输入端口外的其他端口进行钳位。

本发明的有益效果是：