[发明专利]加解密处理方法及装置在审
| 申请号： | 201910450058.9 | 申请日： | 2019-05-28 |
| 公开（公告）号： | CN112015564A | 公开（公告）日： | 2020-12-01 |
| 发明（设计）人： | 范玉庆;和艳丽;陈晓科 | 申请（专利权）人： | 普天信息技术有限公司 |
| 主分类号： | G06F9/54 | 分类号： | G06F9/54;G06F9/50;H04L29/06 |
| 代理公司： | 北京路浩知识产权代理有限公司 11002 | 代理人： | 王莹;李相雨 |
| 地址： | 100080 北京*** | 国省代码： | 北京;11 |
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| 摘要： | |||
| 搜索关键词： | 解密 处理 方法 装置 | ||
1.一种加解密处理方法，其特征在于，包括：
ARM模块通过专用消息队列将待加解密数据发送到DSP模块；
DSP模块按照预设传输速率将所述待加解密数据发送到FPGA模块；
FPGA模块对所述待加解密数据进行加解密处理，再将经过加解密处理之后的数据写入所述ARM模块和所述DSP模块之间的共享内存中。
2.根据权利要求1所述的加解密处理方法，其特征在于，所述通过专用消息队列将待加解密数据发送到DSP模块，具体包括：
对原始数据进行分组数据报文封装，产生所述待加解密数据；
将所述待加解密数据拷贝到专用消息队列中，并通过消息队列机制将所述待加解密数据的报文指针发送到所述DSP模块。
3.根据权利要求2所述的加解密处理方法，其特征在于，所述按照预设传输速率将所述待加解密数据发送到FPGA模块，具体包括：
按照预设周期从所述专用消息队列中获取N个待加解密数据的数据包，其中，N为所述FPGA模块在所述预设周期内能够处理的数据包个数的上限值；
通过Rapid IO接口将所述N个待加解密数据的数据包发送到所述FPGA模块。
4.根据权利要求3所述的加解密处理方法，其特征在于，所述方法还包括：
根据所述Rapid IO接口的返回值确定获取所述专用消息队列的描述符成功和失败的次数。
5.根据权利要求1所述的加解密处理方法，其特征在于，所述方法还包括：
所述ARM模块从所述共享内存中读取经过加解密处理之后的数据。
6.根据权利要求1所述的加解密处理方法，其特征在于，所述方法还包括：
所述ARM模块对所述共享内存中的经过加解密处理之后的数据进行可靠性检测。
7.根据权利要求1所述的加解密处理方法，其特征在于，所述FPGA模块通过Rapid IO接口将经过加解密处理之后的数据写入所述ARM模块和所述DSP模块之间的共享内存，写起始地址由DSP模块初始化所述Rapid IO接口时指定。
8.一种加解密处理装置，其特征在于，包括：
ARM模块，用于通过专用消息队列将待加解密数据发送到DSP模块；
DSP模块，用于按照预设传输速率将所述待加解密数据发送到FPGA模块；
FPGA模块，用于对所述待加解密数据进行加解密处理，再将经过加解密处理之后的数据写入所述ARM模块和所述DSP模块之间的共享内存中。
9.一种电子设备，包括存储器、处理器，以及存储在所述存储器上并可在所述处理器上运行的计算机程序，其特征在于，所述处理器执行所述计算机程序时，实现如权利要求1至7任一项所述加解密处理方法的步骤。
10.一种非暂态计算机可读存储介质，其上存储有计算机程序，其特征在于，当所述计算机程序被处理器执行时，实现如权利要求1至7任一所述加解密处理方法的步骤。
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