[发明专利]跨时钟域的延迟同步

说明书

本发明公开了一种用于跟踪从第一时钟域发送到第二时钟域的信号中的延时的方法和装置。例如，在第一时刻，可以在第一时钟域处接收公共定时参考信号(SysRef)，并且可以将延迟标记输入到将第一时钟域耦合第二时钟域到的先入先出数据结构(FIFO)中。在第二时刻，可以在第二时钟域处接收SysRef，并且可以在第二时钟域处启动定时器。在第三时刻，可以在第二时钟域从FIFO接收延迟标记，并且可以在最终计数时停止计数器。可以基于最终计数以及第二时刻和第一时刻之间的差异来确定FIFO延迟。

行政权利

本发明部分地受到国防高级研究计划局授予的HR0011-16-3-0004号协议的行政支持。政府拥有本发明的某些权利。

技术领域

本公开的多方面一般涉及集成电路，具体涉及包括多个时钟域的系统中的延迟。

背景技术

结合多个数据转换器(例如模数转换器ADC和/或数模转换器ADC等)的电路可能需要数据流的精确同步，以及相关数据通路控制的同步控制。这种同步对于确保确定性地应用数据流处理可能是必要的。然而，这种电路可能包括许多独立的时钟域。这些时钟域之间的数据传输可能使定时同步复杂化。可能需要确保跨越这些独立时钟域的数据流的同步及减少延迟(latency)。

发明内容

本发明内容是为了以简化的形式介绍下面在具体实施方式中进一步描述的一些概念。本发明内容不旨在确定所要求保护的主题的关键特征或必要特征，也不旨在限制所要求保护的主题的范围。

本发明公开的多方面涉及跟踪从第一时钟域发送到第二时钟域的信号中的延时。在一个示例中，公开了一种方法。该方法可以包括，在第一时刻，在第一时钟域接收公共定时参考信号(SysRef)，并将延迟标记输入到将第一时钟域耦合到第二时钟域的先进先出数据结构(FIFO)中；在第二时刻，在第二时钟域接收SysRef并启动第二时钟域处的计数器；在第三时刻，从第二时钟域处的FIFO接收延迟标记，并在最终计数时停止计数器；并根据最终计数和第二时刻与第一时刻之间的差异确定FIFO延迟。

在另一个示例中，公开了一种延迟确定电路。该延迟确定电路可以包括第一时钟域上的发射器和第二时钟域上的接收器，接收器包括计数器和将第一时钟域耦合到第二时钟域的先入先出数据结构(FIFO)。发射器被配置为在第一时刻接收公共定时参考信号(SysRef)并将延迟标记输入FIFO。接收器被配置为：在第二时刻，接收SysRef并启动计数器。接收器还可以被进一步配置为：在第三时刻，从FIFO接收延迟标记，并在最终计数时停止计数器。然后，接收器根据最终计数和第二时刻与第一时刻之间的差异，确定FIFO延迟。

在另一个示例中，公开了一种延迟确定电路。该延迟确定电路可以包括一个或多个处理器以及一个存储器。存储器可以包含指令，当由一个或多个处理器执行时，指令使得延迟确定电路执行操作，该操作包括：在第一时刻，在第一时钟域接收公共定时参考信号(SysRef)，并将延迟标记输入到将第一时钟域耦合到第二时钟域的先进先出数据结构(FIFO)中；在第二时刻，在第二时钟域接收SysRef并启动计数器；在第三时刻，在第二时钟域从FIFO接收延迟标记，并在最终计数时停止计数器，并根据最终计数和第二时刻与第一时刻之间的差异确定FIFO延迟。

附图说明

示例实施例通过示例的方式示出，其目的不是为了受到附图的限制。类似的数字在整个附图和说明书中涉及相同的元素。

图1示出了从第一时钟域到第二时钟域的示例数据流程，其可以实现本发明公开的一些方面。

图2示出了根据一些实施例实施的示例系统200，其可以跟踪从第一时钟域发送到第二时钟域的信号的延时。

图3A-3D示出了根据一些实施例实施的先进先出数据结构(FIFO)的部分，其中读指针可以正向或负向偏移以补偿FIFO延迟的不匹配。