[发明专利]降低3D NAND存储器编程干扰的方法

权利要求书

1.一种降低3D NAND存储器编程干扰的方法，其特征在于，包括：

提供3D NAND存储器，所述3D NAND存储器包括：半导体衬底；位于半导体衬底上控制栅和隔离层相互层叠的堆叠结构；贯穿所述堆叠结构的若干存储串，所述每一个存储串中具有沿竖直方向分布的若干存储单元，每一个存储单元与相应层的控制栅对应；

在进行编程时，将选中的一个存储串作为选择串，其他存储串作为非选择串，对所述选择串中的某一个存储单元进行编程，在所述要进行编程的存储单元对应的控制栅上施加编程电压，将所述施加编程电压的控制栅作为选择层，其他层的控制栅作为非选择层，所述选择串为若干所述存储串中的任意一串，所述要进行编程的存储单元为对应的所述选择串中的任一个存储单元；在所有相距所述选择层大于1层的若干非选择层中选择至少一层施加第一偏置电压，在剩余的选择层上施加第二偏置电压，所述第一偏置电压小于第二偏置电压，且第一偏置电压和第二偏置电压均小于编程电压，以防止对所述非选择串中与所述选择层对应的存储单元带来编程干扰。

2.如权利要求1所述的降低3D NAND存储器编程干扰的方法，其特征在于，所述施加第一偏置电压的非选择层与所述选择层的距离至少大于1层。

3.如权利要求2所述的降低3D NAND存储器编程干扰的方法，其特征在于，所述施加第一偏置电压的非选择层与所述选择层的距离至少大于2层。

4.如权利要求2所述的降低3D NAND存储器编程干扰的方法，其特征在于，所述施加第一偏置电压的非选择层总数量大于等于两层时，所述施加第一偏置电压的若干非选择层为非相邻层或者所述若干选择层中存在相邻层。

5.如权利要求1-4中任一项所述的降低3D NAND存储器编程干扰的方法，其特征在于，所述施加第一偏置电压的若干非选择层存在相邻层时，所述相邻层数量为2层或大于2层。

6.如权利要求4所述的降低3D NAND存储器编程干扰的方法，其特征在于，所述施加第一偏置电压的若干非选择层为非相邻层时，两个施加第一偏置电压的非选择层之间相差的层数为1层或大于1层。

7.如权利要求1所述的降低3D NAND存储器编程干扰的方法，其特征在于，所述每一个存储串均包括：贯穿堆叠结构的沟道孔；位于沟道孔的中的存储结构，所述存储结构包括位于所述沟道孔侧壁表面上的电荷存储层和位于电荷存储层侧壁表面上的沟道层，所述沟道孔中的电荷存储层的与相应层的控制栅对应的位置为一个存储单元。

8.如权利要求7所述的降低3D NAND存储器编程干扰的方法，其特征在于，所述电荷存储层包括位于沟道孔侧壁表面上的阻挡氧化层、位于阻挡氧化层侧壁表面上的电荷捕获层以及位于电荷捕获层侧壁表面上的隧穿氧化层；所述沟道层填充满剩余的沟道孔。

9.如权利要求1所述的降低3D NAND存储器编程干扰的方法，其特征在于，每一个存储串的两端均具有选择晶体管，所述选择晶体管包括位于存储串上端的上选择晶体管和位于存储串下端的下选择晶体管。

10.如权利要求9所述的降低3D NAND存储器编程干扰的方法，其特征在于，在进行编程时，所述选择串上对应的上选择晶体管和下选择晶体管打开。

11.如权利要求9所述的降低3D NAND存储器编程干扰的方法，其特征在于，在进行编程时，所述非选择串上对应的上选择晶体管和下选择晶体管关闭。