[发明专利]一种CPU寄存器体系结构及其中断处理方法

权利要求书

1.一种CPU寄存器体系结构，其特征在于：

包括寄存器阵列、初值备份寄存器阵列；

所述寄存器阵列包括由地址选通的寄存器组，所述寄存器组包括一组基础寄存器组、N组中断寄存器组；

所述初值备份寄存器阵列包括由地址选通的初值备份寄存器组，所述初值备份寄存器组包括一组基础寄存器组、N组中断寄存器组；

其中，所述初值备份寄存器阵列用于自动将本身的内容赋予寄存器阵列中相应的寄存器，同时返回使用本中断服务程序执行前所使用的寄存器组，当出现中断信号时，可通过中断优先级通过地址译码器形成地址选通信号，选通寄存器阵列中某一中断寄存器组以及相应的初值备份寄存器阵列中某一中断寄存器组，由不同的有关寄存器的指令选中此寄存器组中的某些寄存器，由读写电路对寄存器阵列中选中的寄存器进行访问，程序可以执行相应的中断服务程序。

2.如权利要求1所述的CPU寄存器体系结构，其特征在于：

所述基础寄存器组由M个专用寄存器和P个通用寄存器构成。

3.如权利要求2所述的CPU寄存器体系结构，其特征在于：

所述专用寄存器包括程序计数器(PC)、堆指针寄存器、栈指针寄存器和/或状态寄存器。

4.一种如权利要求1～3任意一项所述的CPU寄存器体系结构的中断处理方法，其特征在于：

由地址选通信号选通某一寄存器组、由不同的有关寄存器的指令选中寄存器阵列中此寄存器组中的某些寄存器，由读写电路对寄存器数据进行读写。

5.如权利要求4所述的CPU寄存器体系结构的中断处理方法，其特征在于：

当有中断响应时，由中断优先级通过地址译码器形成地址选通信号，选通寄存器阵列中某一中断寄存器组以及相应的初值备份寄存器阵列中某一中断寄存器组，由不同的有关寄存器的指令选中此寄存器组中的某些寄存器，由读写电路对寄存器阵列中选中的寄存器进行访问，程序可以执行相应的中断服务程序，当从中断服务程序返回时，初值备份寄存器阵列相应的中断寄存器组自动地将本身的内容赋予寄存器阵列中中断寄存器组，返回使用本中断服务程序执行前所使用的寄存器组。

6.如权利要求5所述的CPU寄存器体系结构的中断处理方法，其特征在于：

在响应中断和中断返回时，不用控制器执行保护和恢复现场的操作，只要进行寄存器组之间的切换即可，从而可以实现中断嵌套。

7.如权利要求6所述的CPU寄存器体系结构的中断处理方法，其特征在于包括以下步骤：

(1)在上电开始时，可以初始化寄存器阵列中的基础寄存器中的数据；同时初始化一段映像内存，通过将映像内存中的数据读入寄存器阵列中中断寄存器组的任意寄存器和相应的初值备份寄存器阵列中中断寄存器组的任意寄存器的方法，初始化中断寄存器组，更改这些中断寄存器组的内容，在非中断的场景下进行，按照需要对基础寄存器组的程序计数器(PC)、堆指针寄存器、栈指针寄存器、中断屏蔽寄存器和中断优先级控制器进行初始化，控制器更改这些寄存器的内容一定在非中断的场景下进行；

(2)每执行一条指令，控制器在第一个机器周期的第一个时钟脉冲送出一个取反信号，并将此取反信号延时半个PLL时钟周期，两个信号相或，得到一个向上的脉冲，此脉冲叫前端脉冲；控制器在每执行一条指令的最后一个机器周期的最后一个时钟脉冲送出一个取反信号，并将此取反信号延时半个PLL时钟周期，两个信号相或，得到一个向上的脉冲，此脉冲叫后端脉冲；控制器在每执行RETI(中断返回)指令的最后一个机器周期的最后一个时钟脉冲送出一个取反信号，并将此取反信号延时半个PLL时钟周期，两个信号相或，得到一个向上的脉冲，此脉冲叫RETI脉冲；

(3)无中断时，控制器通过控制线只选择使用基础寄存器组中的寄存器；

(4)有中断时，中断请求信号经过中断屏蔽寄存器处理，形成中断请求输入信号，中断信号经过中断优先级选择，形成中断输入信号，中断输入信号在前端脉冲的上升沿输出，变成中断信号，输出规则是如果哪位有中断请求，则相应位的中断输入信号就输出，其余位保持不变，以此形成中断信号；中断信号经过中断优先级判定，形成中断输出信号：a、只有一个中断时，则只有相应优先级的中断信号有变化；b、有多个中断请求时，则只有优先级最高的中断信号有变化，然后此中断输出信号在后端脉冲的上升沿输出，形成中断优先级地址选通信号；

(5)用中断优先级作为地址译码器输入，地址译码器输出地址选通信号选择和中断优先级相应的寄存器组，相应的中断服务程序使用此寄存器组中的寄存器；

(6)当中断服务程序返回时，首先初值备份寄存器组中相应的中断寄存器组的内容自动赋予中断寄存器组中，然后形成RETI脉冲，在此RETI脉冲的上升沿，中断优先级地址选通信号中和此中断服务程序相对应的那位寻址信号取反，完成中断服务程序返回。